函数的 描述
(持续)
电源-向下 状态
下列的 一个 时期 的 activity 在 这 powered-向上 状态 这
电源-向下 状态 将 是 re-entered 用 writing 任何 的 这
控制 说明 在 这 串行 控制 端口 和 这 “P” 位
设置 至 “1” 作 表明 在
表格 1
. 它 是 推荐 那 这
碎片 是 powered 向下 在之前 writing 任何 额外的 instruc-
tions. 在 这 电源-向下 状态, 所有 非-essential 电路系统 是
de-使活动 和 这 D
X
0 (和 D
X
1) 输出 是 在 这 高
阻抗 触发-状态 情况.
这 coefficients 贮存 在 这 混合的 Balance 电路 和 这
增益 控制 寄存器, 这 数据 在 这 LDR 和 ilr, 和 所有
控制 位 仍然是 不变 在 这 电源-向下 状态 un-
较少 changed 用 writing 新 数据 通过 这 串行 控制 端口,
这个 仍然是 起作用的. 这 输出 的 这 接口 Latches
也 仍然是 起作用的, 维持 这 能力 至 监控 和
控制 这 slic.
TRANSMIT 过滤 和 ENCODER
这 Transmit 部分 输入, VF
X
i, 是 一个 高 阻抗 总-
ming 输入 这个 是 使用 作 这 differencing 要点 为 这 在-
ternal 混合的 balance cancellation 信号. 非 外部 com-
ponents 是 需要 至 设置 这 增益. 下列的 这个 电路
是 一个 可编程序的 增益/attenuation 放大器 这个 是 con-
trolled 用 这 内容 的 这 Transmit 增益 寄存器 (看
可编程序的 功能 部分). 一个 起作用的 前-过滤 然后
precedes 这 3rd 顺序 高-通过 和 5th 顺序 低-通过
切换 电容 过滤. 这 一个/d 转换器 有 一个 com-
pressing 典型的 符合 至 这 标准 CCITT 一个 或者
µ255 编码 laws, 这个 必须 是 选择 用 一个 控制 在-
构造 在 initialization (看
表格 1
和
表格 2
). 一个 前-
cision 在-碎片 电压 涉及 确保 精确 和 高级地
稳固的 传递 水平. 任何 补偿 电压 产生 在 这
增益-设置 放大器, 这 过滤 或者 这 比较器 是 canceled 用
一个 内部的 自动-零 电路.
各自 encode 循环 begins 立即 下列的 这 作-
signed Transmit 时间-slot. 这 总的 信号 延迟 关联
至 这 开始 的 这 时间-slot 是 大概 165 µs (预定的 至
这 Transmit 过滤) 加 125 µs (预定的 至 encoding 延迟),
这个 totals 290 µs. 数据 是 shifted 输出 在 D
X
0orD
X
1 在
这 选择 时间 slot 在 第八 rising edges 的 bclk.
解码器 和 RECEIVE 过滤
PCM 数据 是 shifted 在 这 Decoder’s Receive PCM regis-
ter 通过 这 D
R
0orD
R
1 管脚 在 这 选择 时间-slot 在
这 8 下落 edges 的 bclk. 这 解码器 组成 的 一个 ex-
panding DAC 和 也 一个 或者 µ255 law 解码 character-
istic, 这个 是 选择 用 这 一样 控制 操作指南 使用
至 选择 这 Encode law 在 initialization. 下列的 这
解码器 是 一个 5th 顺序 低-通过 切换 电容 过滤 和
integral Sin x/x 纠正 为 这 8 kHz 样本 和 支撑. 一个
可编程序的 增益 放大器, 这个 必须 是 设置 用 writing 至
这 Receive 增益 寄存器, 是 包含, 和 最终 一个 电源
放大器 有能力 的 驱动 一个 300
Ω
加载 至
±
3.5v, 一个 600
Ω
加载 至
±
3.8v 或者 一个 15 k
Ω
加载 至
±
4.0v 在 顶峰 超载.
一个 decode 循环 begins 立即 之后 这 assigned re-
ceive 时间-slot, 和 10 µs 后来的 这 解码器 DAC 输出 是
updated. 这 总的 信号 延迟 是 10 µs 加 120 µs (过滤 de-
lay) 加 62.5 µs (
1
⁄
2
框架) 这个 给 大概 190
µs.
PCM 接口
这 FS
X
和 FS
R
框架 同步 输入 决定 这 begin-
ning 的 这 8-位 transmit 和 receive 时间-slots 各自.
它们 将 有 任何 持续时间 从 一个 单独的 循环 的 BCLK
高 至 一个 MCLK 时期 低. 二 不同的 relationships
将 是 established 在 这 框架 同步 输入 和 这
真实的 时间-slots 在 这 PCM busses 用 设置 位 3 在 这
控制 寄存器 (看
表格 2
). 非-delayed 数据 模式 是
类似的 至 长-框架 定时 在 这 tp3050/60 序列 的 de-
vices (combo); 时间-slots begin nominally coincident 和
这 rising 边缘 的 这 适合的 FS 输入. 这 alternative 是
至 使用 Delayed 数据 模式, 这个 是 类似的 至 短的-框架
同步 定时 在 combo, 在 这个 各自 FS 输入 必须 是 高
在 least 一个 half-循环 的 BCLK 早期 比 这 时间-slot. 这
时间-slot 分派 电路 在 这 设备 能 仅有的 是 使用
和 Delayed 数据 定时.
当 使用 时间-slot 分派, 这 beginning 的 这 第一
时间-slot 在 一个 框架 是 identified 用 这 适合的 FS 输入.
这 真实的 transmit 和 receive 时间-slots 是 然后 deter-
mined 用 这 内部的 时间-slot 分派 counters.
Transmit 和 Receive frames 和 时间-slots 将 是 skewed
从 各自 其它 用 任何 号码 的 BCLK 循环. 在 各自
assigned Transmit 时间-slot, 这 选择 D
X
0/1 输出 shifts
数据 输出 从 这 PCM 寄存器 在 这 rising edges 的 bclk.
TS
X
0 (或者 TS
X
1 作 适合的) 也 pulls 低 为 这 第一 7
1
⁄
2
位 时间 的 这 时间-slot 至 控制 这 触发-状态 使能 的
一个 backplane 线条-驱动器. 串行 PCM 数据 是 shifted 在 这
选择 D
R
0/1 输入 在 各自 assigned Receive 时间-slot
在 这 下落 edges 的 bclk. D
X
0orD
X
1 和 D
R
0orD
R
1
是 可选择的 在 这 TP3070 仅有的, 看 部分 6.
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