函数的 描述
(持续)
这 desired 模式 为 所有 可编程序的 功能 将 是
initialized 通过 这 控制 端口 较早的 至 一个 电源-向上 command.
电源-向下 状态
下列的 一个 时期 的 activity 在 这 powered-向上 状态 这
电源-向下 状态 将 是 re-entered 用 writing 任何 的 这
控制 说明 在 这 串行 控制 端口 和 这 “P” 位
设置 至 “1” 作 表明 在
表格 1
. 它 是 推荐 那 这
碎片 是 powered 向下 在之前 writing 任何 额外的 instruc-
tions. 在 这 电源-向下 状态, 所有 非-essential 电路系统 是
de-使活动 和 这 D
X
1 输出 是 在 这 高 阻抗
触发-状态 情况.
这 数据 贮存 在 这 增益 控制 寄存器, 这 LDR 和
ilr, 和 所有 控制 位 仍然是 不变 在 这
电源-向下 状态 除非 changed 用 writing 新 数据 通过
这 串行 控制 端口, 这个 仍然是 起作用的. 这 输出 的
这 接口 Latches 也 仍然是 起作用的, 维持 这
能力 至 监控 和 控制 这 slic.
TRANSMIT 过滤 和 ENCODER
这 Transmit 部分 输入, VF
X
i, 是 一个 高 阻抗 输入.
非 外部 组件 是 需要 至 设置 这 增益. fol-
lowing 这个 是 一个 可编程序的 增益/attenuation 放大器
这个 是 控制 用 这 内容 的 这 Transmit 增益 reg-
ister (看 可编程序的 功能 部分). 一个 起作用的
前-过滤 然后 precedes 这 3rd 顺序 高-通过 和 5th 或者-
der 低-通过 切换 电容 过滤. 这 一个/d 转换器
有 一个 compressing 典型的 符合 至 这 标准
CCITT 一个 或者 µ255 编码 laws, 这个 必须 是 选择 用 一个
控制 操作指南 在 initialization (看
表格 1
和
表格
2
). 一个 精确 在-碎片 电压 涉及 确保 精确
和 高级地 稳固的 传递 水平. 任何 补偿 电压 aris-
ing 在 这 增益-设置 放大器, 这 过滤 或者 这 比较器 是
canceled 用 一个 内部的 自动-零 电路.
各自 encode 循环 begins 立即 下列的 这 作-
signed Transmit 时间-slot. 这 总的 信号 延迟 关联
至 这 开始 的 这 时间-slot 是 大概 165 µs (预定的 至
这 Transmit 过滤) 加 125 µs (预定的 至 encoding 延迟),
这个 totals 290 µs. 数据 是 shifted 输出 在 D
X
1 在 这 se-
lected 时间 slot 在 第八 rising edges 的 bclk.
解码器 和 接受者 过滤
PCM 数据 是 shifted 在 这 Decoder’s Receive PCM regis-
ter 通过 这 D
R
1 管脚 在 这 选择 时间-slot 在 这 8 下降-
ing edges 的 bclk. 这 解码器 组成 的 一个 expanding
DAC 和 也 一个 或者 µ255 law 解码 典型的, 这个
是 选择 用 这 一样 控制 操作指南 使用 至 选择 这
Encode law 在 initialization. 下列的 这 解码器 是 一个
5th 顺序 低-通过 切换 电容 过滤 和 integral Sin
x/x 纠正 为 这 8 kHz 样本 和 支撑. 一个 程序-
mable 增益 放大器, 这个 必须 是 设置 用 writing 至 这 re-
ceive 增益 寄存器, 是 包含, 和 最终 一个 电源 放大器-
fier 有能力 的 驱动 一个 300
Ω
加载 至
±
3.5v, 一个 600
Ω
加载 至
±
3.8v 或者 一个 15 k
Ω
加载 至
±
4.0v 在 顶峰 超载.
表格 1. 可编程序的 寄存器 说明
函数 字节 1
(注释 1, 2, 3)
字节 2
(便条 1)
7654321076543210
单独的 字节 电源-向上/向下 PXXXXX0X 毫无
写 控制 寄存器 P 000001X 看
表格 2
读-后面的 控制 寄存器 P 000011X 看
表格 2
写 至 接口 获得 寄存器 P 000101X 看
表格 4
读 接口 获得 寄存器 P 000111X 看
表格 4
写 获得 方向 寄存器 P 001001X 看
表格 3
读 获得 方向 寄存器 P 001011X 看
表格 3
写 Receive 增益 寄存器 P 010001X 看
表格 8
读 Receive 增益 寄存器 P 010011X 看
表格 8
写 Transmit 增益 寄存器 P 010101X 看
表格 7
读 Transmit 增益 寄存器 P 010111X 看
表格 7
写 Receive 时间-slot/端口 P 100101X 看
表格 6
读-后面的 Receive 时间-slot/端口 P 100111X 看
表格 6
写 Transmit 时间-slot/端口 P 101001X 看
表格 6
读-后面的 Transmit 时间-slot/端口 P 101011X 看
表格 6
便条 1:
位 7 的 字节 1 和 2 是 总是 这 第一 位 clocked 在 或者 输出 从 这 CI 或者 CO 管脚. X
=
don’t 小心.
便条 2:
“P” 是 这 电源-向上/向下 控制 位, 看 电源-向上/向下 控制 部分. (“0”
=
电源 向上, “1”
=
电源 向下)
便条 3:
其它 寄存器 地址 代号 是 invalid 和 应当 不 是 使用.
一个 decode 循环 begins 立即 之后 这 assigned re-
ceive timeslot, 和 10 µs 后来的 这 解码器 DAC 输出 是
updated. 这 总的 信号 延迟 是 10 µs 加 120 µs (过滤 de-
lay) 加 62.5 µs (
1
⁄
2
框架) 这个 给 大概 190
µs.
PCM 接口
这 FS
X
和 FS
R
框架 同步 输入 决定 这 begin-
ning 的 这 8-位 transmit 和 receive 时间-slots 各自.
它们 将 有 任何 持续时间 从 一个 单独的 循环 的 BCLK
高 至 一个 MCLK 时期 低. 二 不同的 relationships
将 是 established 在 这 框架 同步 输入 和 这
真实的 时间-slots 在 这 PCM busses 用 设置 位 3 在 这
控制 寄存器 (看
表格 2
). 非-delayed 数据 模式 是
类似的 至 长-框架 定时 在 这 tp3050/60 序列 的 de-
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