TP3054WM_集成电路资料查询网

函数的 描述
电源-向上
当 电源 是 第一 applied 电源-在 重置 电路系统 initializ-
es 这 COMBO 和 places 它 在 一个 电源-向下 state 所有
非-essential 电路 是 deactivated 和 这 D
X
和 VF
R
O
输出 是 放 在 高 阻抗 states 至 电源-向上 这
device 一个 logical 低 水平的 或者 时钟 必须 是 应用 至 这
MCLK
R
PDN 管脚
和
FS
X
andor FS
R
脉冲 必须 是 pres-
ent Thus 2 电源-向下 控制 模式 是 available 这
第一 是 至 拉 这 MCLK
R
PDN 管脚 high 这 alternative 是 至
支撑 两个都 FS
X
和 FS
R
输入 continuously lowthe 设备
将 电源-向下 大概 1 ms 之后 这 last FS
X
或者
FS
R
pulse 电源-向上 将 出现 在 这 第一 FS
X
或者 FS
R
pulse 这 触发-状态 PCM 数据 output D
X
 将 仍然是 在
这 高 阻抗 状态 直到 这 第二 FS
X
pulse
同步的 运作
为 同步的 operation 这 一样 主控 时钟 和 位
时钟 应当 是 使用 为 两个都 这 transmit 和 receive di-
rections 在 这个 mode 一个 时钟 必须 是 应用 至 MCLK
X
和 这 MCLK
R
PDN 管脚 能 是 使用 作 一个 电源-向下
control 一个 低 水平的 在 MCLK
R
PDN powers 向上 这 设备
和 一个 高 水平的 powers 向下 这 device 在 也 case
MCLK
X
将 是 选择 作 这 主控 时钟 为 两个都 这
transmit 和 receive circuits 一个 位 时钟 必须 也 是 ap-
plied 至 BCLK
X
和 这 BCLK
R
CLKSEL 能 是 使用 至
选择 这 恰当的 内部的 分隔物 为 一个 主控 时钟 的 1536
MHz 1544 MHz 或者 2048 MHz 为 1544 MHz operation
这 设备 automatically compensates 为 这 193rd 时钟
脉冲波 各自 frame
和 一个 fixed 水平的 在 这 BCLK
R
CLKSEL pin BCLK
X
将 是
选择 作 这 位 时钟 为 两个都 这 transmit 和 receive
directions 表格 1 indicates 这 发生率 的 运作
这个 能 是 selected 取决于 在 这 状态 的 BCLK
R

CLKSEL 在 这个 同步的 mode 这 位 clock BCLK
X

将 是 从 64 kHz 至 2048 MHz 但是 必须 是 synchro-
nous 和 MCLK
X

各自 FS
X
脉冲波 begins 这 encoding 循环 和 这 PCM
数据 从 这 previous encode 循环 是 shifted 输出 的 这
使能 D
X
输出 在 这 积极的 边缘 的 BCLK
X
 之后 8
位 时钟 periods 这 触发-状态 D
X
输出 是 returned 至 一个
高 阻抗 state 和 一个 FS
R
pulse PCM 数据 是
latched 通过 这 D
R
输入 在 这 负的 边缘 的 BCLK
X
(或者
BCLK
R
如果 运动) FS
X
和 FS
R
必须 是 同步的 和
MCLK
XR

表格 I 选择 的 主控 时钟 发生率
BCLK
R
CLKSEL
主控 时钟
频率 选择
TP3057 TP3054
Clocked 2048 MHz 1536 MHz 或者
1544 MHz
0 1536 MHz 或者 2048 MHz
1544 MHz
1 2048 MHz 1536 MHz 或者
1544 MHz
异步的 运作
为 异步的 operation 独立的 transmit 和 receive
clocks 将 是 applied MCLK
X
和 MCLK
R
必须 是
2048 MHz 为 这 TP3057 或者 1536 MHz 1544 MHz 为 这
TP3054 和 需要 不 是 synchronous 为 最好的 transmis-
sion performance however MCLK
R
应当 是 同步的
和 MCLK
X
 这个 是 容易地 达到 用 应用 仅有的 静态的
逻辑 水平 至 这 MCLK
R
PDN pin 这个 将 automatically
连接 MCLK
X
至 所有 内部的 MCLK
R
功能 (看 管脚
描述) 为 1544 MHz operation 这 设备 自动地-
cally compensates 为 这 193rd 时钟 脉冲波 各自 frame
FS
X
开始 各自 encoding 循环 和 必须 是 同步的
和 MCLK
X
和 BCLK
X
FS
R
开始 各自 解码 循环
和 必须 是 同步的 和 BCLK
R
 BCLK
R
必须 是 一个
clock 这 逻辑 水平 显示 在 表格 1 是 不 有效的 在
异步的 mode BCLK
X
和 BCLK
R
将 运作 从
64 kHz 至 2048 MHz
短的 框架 同步 运作
这 COMBO 能 utilize 也 一个 短的 框架 同步 脉冲波 或者 一个
长 框架 同步 pulse 在之上 电源 initialization 这 设备
假设 一个 短的 框架 mode 在 这个 mode 两个都 框架 同步
pulses FS
X
和 FS
R
 必须 是 一个 位 时钟 时期 long
和 定时 relationships 指定 在
图示 2
 和 FS
X
高
在 一个 下落 边缘 的 BCLK
X
 这 next rising 边缘 的
BCLK
X
使能 这 D
X
触发-状态 输出 buffer 这个 将
输出 这 sign bit 这 下列的 七 rising edges 时钟
输出 这 remaining 七 bits 和 这 next 下落 边缘 dis-
ables 这 D
X
output 和 FS
R
高 在 一个 下落 边缘 的
BCLK
R
(bclk
X
在 同步的 模式) 这 next 下落 边缘
的 BCLK
R
latches 在 这 sign bit 这 下列的 七 下落
edges 获得 在 这 七 remaining bits 所有 四 设备
将 utilize 这 短的 框架 同步 脉冲波 在 同步的 或者
异步的 运行 mode
长 框架 同步 运作
至 使用 这 长 框架 mode 两个都 这 框架 同步 pulses
FS
X
和 FS
R
 必须 是 三 或者 更多 位 时钟 时期 long
和 定时 relationships 指定 在
图示 3
 为基础 在 这
transmit 框架 sync FS
X
 这 COMBO 将 sense whether
短的 或者 长 框架 同步 脉冲 是 正在 used 为 64 kHz
operation 这 框架 同步 脉冲波 必须 是 保持 低 为 一个 迷你-
mum 的 160 ns 这 D
X
触发-状态 输出 缓存区 是 使能
和 这 rising 边缘 的 FS
X
或者 这 rising 边缘 的 BCLK
X

whichever comes later 和 这 第一 位 clocked 输出 是 这
sign bit 这 下列的 七 BCLK
X
rising edges 时钟 输出
这 remaining 七 bits 这 D
X
输出 是 无能 用 这
下落 BCLK
X
边缘 下列的 这 eighth rising edge 或者 用
FS
X
going low whichever comes later 一个 rising 边缘 在 这
receive 框架 同步 pulse FS
R
 将 导致 这 PCM 数据 在
D
R
至 是 latched 在 在 这 next 第八 下落 edges 的 BCLK
R
(bclk
X
在 同步的 模式) 所有 四 设备 将 utilize
这 长 框架 同步 脉冲波 在 同步的 或者 异步的
mode
在 产品 在哪里 这 LSB 位 是 使用 为 signalling 和
FS
R
二 位 时钟 时期 long 这 解码器 将 interpret 这
lost LSB 作 ‘‘

’’ 至 降低 噪音 和 distortion
3

标　题:
内　容:
用户名:

手机号:	(*未登录用户需填写手机号,手机号不公开,可用于网站积分.)

本平台电子爱好着纯手工中文简译:	截至2020/5/17日,支持英文词汇500个

函数的描述电源-向上当电源是第一 applied 电源-在重置电路系统 initializ- es 这 COMBO 和 places 它在一个电源-向下 state 所有非-essential 电路是 deactivated 和这 D X 和 VF R O 输出是放在高阻抗 states 至电源-向上这 device 一个 logical 低水平的或者时钟必须是应用至这 MCLK R PDN 管脚和 FS X andor FS R 脉冲必须是 pres- ent Thus 2 电源-向下控制模式是 available 这第一是至拉这 MCLK R PDN 管脚 high 这 alternative 是至支撑两个都 FS X 和 FS R 输入 continuously lowthe 设备将电源-向下大概 1 ms 之后这 last FS X 或者 FS R pulse 电源-向上将出现在这第一 FS X 或者 FS R pulse 这触发-状态 PCM 数据 output D X  将仍然是在这高阻抗状态直到这第二 FS X pulse 同步的运作为同步的 operation 这一样主控时钟和位时钟应当是使用为两个都这 transmit 和 receive di- rections 在这个 mode 一个时钟必须是应用至 MCLK X 和这 MCLK R PDN 管脚能是使用作一个电源-向下 control 一个低水平的在 MCLK R PDN powers 向上这设备和一个高水平的 powers 向下这 device 在也 case MCLK X 将是选择作这主控时钟为两个都这 transmit 和 receive circuits 一个位时钟必须也是 ap- plied 至 BCLK X 和这 BCLK R CLKSEL 能是使用至选择这恰当的内部的分隔物为一个主控时钟的 1536 MHz 1544 MHz 或者 2048 MHz 为 1544 MHz operation 这设备 automatically compensates 为这 193rd 时钟脉冲波各自 frame 和一个 fixed 水平的在这 BCLK R CLKSEL pin BCLK X 将是选择作这位时钟为两个都这 transmit 和 receive directions 表格 1 indicates 这发生率的运作这个能是 selected 取决于在这状态的 BCLK R  CLKSEL 在这个同步的 mode 这位 clock BCLK X  将是从 64 kHz 至 2048 MHz 但是必须是 synchro- nous 和 MCLK X  各自 FS X 脉冲波 begins 这 encoding 循环和这 PCM 数据从这 previous encode 循环是 shifted 输出的这使能 D X 输出在这积极的边缘的 BCLK X  之后 8 位时钟 periods 这触发-状态 D X 输出是 returned 至一个高阻抗 state 和一个 FS R pulse PCM 数据是 latched 通过这 D R 输入在这负的边缘的 BCLK X (或者 BCLK R 如果运动) FS X 和 FS R 必须是同步的和 MCLK XR  表格 I 选择的主控时钟发生率 BCLK R CLKSEL 主控时钟频率选择 TP3057 TP3054 Clocked 2048 MHz 1536 MHz 或者 1544 MHz 0 1536 MHz 或者 2048 MHz 1544 MHz 1 2048 MHz 1536 MHz 或者 1544 MHz 异步的运作为异步的 operation 独立的 transmit 和 receive clocks 将是 applied MCLK X 和 MCLK R 必须是 2048 MHz 为这 TP3057 或者 1536 MHz 1544 MHz 为这 TP3054 和需要不是 synchronous 为最好的 transmis- sion performance however MCLK R 应当是同步的和 MCLK X  这个是容易地达到用应用仅有的静态的逻辑水平至这 MCLK R PDN pin 这个将 automatically 连接 MCLK X 至所有内部的 MCLK R 功能 (看管脚描述) 为 1544 MHz operation 这设备自动地- cally compensates 为这 193rd 时钟脉冲波各自 frame FS X 开始各自 encoding 循环和必须是同步的和 MCLK X 和 BCLK X FS R 开始各自解码循环和必须是同步的和 BCLK R  BCLK R 必须是一个 clock 这逻辑水平显示在表格 1 是不有效的在异步的 mode BCLK X 和 BCLK R 将运作从 64 kHz 至 2048 MHz 短的框架同步运作这 COMBO 能 utilize 也一个短的框架同步脉冲波或者一个长框架同步 pulse 在之上电源 initialization 这设备假设一个短的框架 mode 在这个 mode 两个都框架同步 pulses FS X 和 FS R  必须是一个位时钟时期 long 和定时 relationships 指定在图示 2  和 FS X 高在一个下落边缘的 BCLK X  这 next rising 边缘的 BCLK X 使能这 D X 触发-状态输出 buffer 这个将输出这 sign bit 这下列的七 rising edges 时钟输出这 remaining 七 bits 和这 next 下落边缘 dis- ables 这 D X output 和 FS R 高在一个下落边缘的 BCLK R (bclk X 在同步的模式) 这 next 下落边缘的 BCLK R latches 在这 sign bit 这下列的七下落 edges 获得在这七 remaining bits 所有四设备将 utilize 这短的框架同步脉冲波在同步的或者异步的运行 mode 长框架同步运作至使用这长框架 mode 两个都这框架同步 pulses FS X 和 FS R  必须是三或者更多位时钟时期 long 和定时 relationships 指定在图示 3  为基础在这 transmit 框架 sync FS X  这 COMBO 将 sense whether 短的或者长框架同步脉冲是正在 used 为 64 kHz operation 这框架同步脉冲波必须是保持低为一个迷你- mum 的 160 ns 这 D X 触发-状态输出缓存区是使能和这 rising 边缘的 FS X 或者这 rising 边缘的 BCLK X  whichever comes later 和这第一位 clocked 输出是这 sign bit 这下列的七 BCLK X rising edges 时钟输出这 remaining 七 bits 这 D X 输出是无能用这下落 BCLK X 边缘下列的这 eighth rising edge 或者用 FS X going low whichever comes later 一个 rising 边缘在这 receive 框架同步 pulse FS R  将导致这 PCM 数据在 D R 至是 latched 在在这 next 第八下落 edges 的 BCLK R (bclk X 在同步的模式) 所有四设备将 utilize 这长框架同步脉冲波在同步的或者异步的 mode 在产品在哪里这 LSB 位是使用为 signalling 和 FS R 二位时钟时期 long 这解码器将 interpret 这 lost LSB 作 ‘‘  ’’ 至降低噪音和 distortion 3

	电话：13410210660 QQ : 84325569
	联系方式： E-mail:CaiZH01@163.com