W83194R-67B
100mhz 3-dimm clock 为 通过 mvp4
发行 释放 日期: dec. 1999
-1-修订 0.50
1.0 一般 descripTION
这 w83194r-67b 是 一个 时钟 synthesizer 这个 提供 所有 clocks 必需的 为 高-速 risc 或者
cisc 微处理器 此类 作 intel pentium , amd 和 cyrix. w83194r-67b 提供 十六
cpu/pci 发生率 这个 是 externally selectable 和 平整的 transitions. w83194r-67b 也
提供 13 sdram clocks 控制 用 这 毫无-延迟 缓存区_在 管脚.
这 w83194r-67b accepts 一个 14.318 mhz 涉及 结晶 作 它的 输入 和 runs 在 一个 3.3v 供应.
展开 spectrum 建造 在 在±0.5% 或者±0.25% 至 减少 emi. 可编程序的 stopping 单独的
时钟 输出 和 频率 选择 通过 i
2
c 接口. 这 设备 满足 这 pentium 电源-向上
stabilization, 这个 需要 cpu 和 pci clocks 是 稳固的 在里面 2 ms 之后 电源-向上.
高 驱动 six pci 和 thirteen sdram 时钟 输出 典型地 提供 更好 比 1 v /ns 回转
比率 在 30 pf 负载. 二 cpu 时钟 输出 典型地 提供 更好的 比 1 v /ns 回转 比率 在 20
pf 负载 作 维持 50±5% 职责 循环. 这 fixed 频率 输出s 作 ref, 24mhz, 和 48
mhz 提供 更好的 比 0.5v /ns 回转 比率.
2.0 产品 特性S
•
支持 pentium
, amd, cyrix cpu 和 i
2
c.
•
4 cpu clocks (一个 自由-运动 cpu 时钟)
•
13 sdram clocks 为 3 dims
•
6 pci 同步的 clocks
•
optional 单独的 或者 mixed 供应:
(vddq1=vddq2 = vddq3 = vddq4 = vddl1 =vddl2= 3.3v) 或者 (vddq1= vddq2 = vddq3=vddq4 =
3.3v, vddl1 = vdql2 = 2.5v)
•
< 250ps skew among cpu 和 sdram clocks
•
< 4ns 传播 延迟 sdram 从 缓存区 输入
•
skew 从 cpu(早期) 至 pci clock-1 至 4ns, 中心 2.6ns.
•
平整的 频率 转变 和 selections 从 60 mhz 至 124 mhz cpu
•
I
2
c 2-线 串行 接口 和 i
2
c 读 后面的
•
0~0.5% 向下 类型 或者±0.25% 或者±0.5% 展开 spectrum 函数 至 减少 emi
•
可编程序的 寄存器 至 使能/st运算 各自 输出 和 选择 模式
(模式 作 触发-状态 或者 正常的 )
•
2ms 电源 向上 时钟 稳固的 时间
•
模式 管脚 为 电源 管理
•
一个 48 mhz 为 usb &放大; 一个 24 mhz 为 超级的 i/o
•
packaged 在 48-管脚 ssop
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