pci 至 isa 桥 设置
w83628f &放大; w83629d
初步的
发行 释放 日期: jan 1999
-9- 修订 0.32
1.1.3 isa 接口, 持续
标识 管脚 i/o 函数
MEMR# 6 i/o
24t
记忆 读.
memr# asserted indicates 这 电流 isa 总线
循环 是 一个 记忆 读.
MEMW# 7 i/o
24t
记忆 写.
memw# asserted indicates 这 电流 isa 总线
循环 是 一个 记忆 写.
MASTER# 17 在
t
master#.
这个 信号 是 使用 和 一个 dreq 线条 用 一个 isa
主控 至 增益 控制 的 这 isa 总线.
la[23:17] 5-2
127-
125
i/o
24t
unlatched 地址.
这 la[23:17] 地址 线条 是 bi-
directional. 这些 地址 线条 准许 accesses 至 物理的
记忆 在 这 isa 总线 向上 至 16 mbytes. la[23:17] 是 输出
当 这 w83628f owns 这 isa 总线.
ROMCS# 73 i/o
12
romcs# ,这个 管脚 弱 牵引的-向下 在 pcirst 是
asserted, 和 应用 一个 拉-向上 电阻 (4.7 kohm) 至 这个 管脚
使能 积极的 解码器 的 bios 地址 范围 (取决于 在
配置 寄存器 70 , 位 3,2). 当 bios assress 范围 是
使能 , 这 管脚 是 bios 只读存储器 cs# 输出.
REFRESH# 75 i/o
24t
refresh.
refresh# asserted indicates 那 一个 refresh 循环 是 在
progress, 或者 那 一个 isa 主控 是 requesting w83628f 至
发生 一个 refresh 循环. 在之上 pcirst#, 这个 信号 是 触发-陈述.
ZEROWS# 106 在
t
零 wait states.
一个 isa 从动装置 asserts zerows# 之后 它的
地址 和 command 信号 有 被 解码 至 表明
那 这 电流 循环 能 是 executed 作 一个 isa 零 wait 状态
循环. zerows# 有 非 效应 在 16-位 i/o 循环.
SMEMR# 117 输出
24t
标准 记忆 读.
smemr# asserted indicates 这
电流 isa 总线 循环 是 一个 记忆 读 循环 至 一个 地址
在下 1 mbyte.
SMEMW# 119 输出
24t
标准 记忆 写.
smemw# asserted indicates 这
电流 isa 总线 循环 是 一个 记忆 写 循环 至 一个 地址
在下 1 mbyte.
BALE 122 输出
24t
总线 地址 获得 使能.
bale 是 一个 起作用的 高 信号
asserted 用 这 w83628f 至 表明 那 这 地址 (sa[19:0],
la[23:17]) 和 sbhe# 信号 线条 是 有效的.
这 la[23:17] 地址 线条 是 latched 在 这 trailing 边缘 的
bale. bale 仍然是 asserted 全部地 dma 和 isa 主控
循环. bale 是 驱动 低 在之上 pcirst#.
MEMCS16# 123 OD
24
记忆 碎片 选择 16.
memcs16# asserted indicates 那 这
记忆 从动装置 支持 16-位 accesses.
1.1.4电源 信号
标识 管脚 i/o 函数
VCC 1, 82, 102, 115 PWR
5v 供应.
3VCC 27, 46, 64 PWR
3.3v 供应.
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