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pcm1760p/u df1760p/u
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顶 视图 soic/插件
块 图解 的 df1760
DF1760
28
27
26
25
24
23
22
21
20
19
18
17
16
15
OVL
OVR
D
3
D
2
D
1
D
0
TP1
V
SS1
V
DD1
256fs
Strobe
LRCK
CALD
CAL
V
SS2
V
DD2
TP2
CLKSEL
s/m
模式 1
模式 2
/pd
LRSC
FSYNC
SDATA
l/r
SCLK
SYSCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
管脚 assignments df1760
便条: (1) o = 输出 终端; i = 输入 终端.
管脚 i/o
(1)
名字 描述
1 O OVL left 频道 overflow 输出 (起作用的 高)
2 O OVR 正确的 频道 overflow 输出 (起作用的 高)
3I D
3
d3 数据 输入 (msb)
4I D
2
d2 数据 输入
5I D
1
d1 数据 输入
6I D
0
d0 数据 输入 (lsb)
7 – TP1 测试 管脚 (非 连接)
8– V
SS1
一般 频道 1
9– V
DD1
+5v 频道 1
10 O 256fs 256fs 时钟 输出
11 I Strobe 数据 strobe 时钟 输入 (128fs)
12 I LRCK lr 时钟 输入
13 I
↑
CALD 校准 函数 使能 (起作用的 低)
14 O CAL 校准 输出 (高 在 校准)
15 I SYSCLK 系统 时钟 输入 (256fs 或者 384fs)
16 I
↑
/o SCLK 数据 时钟
17 I
↑
/o l/r lr 频道 阶段 时钟
18 O SDATA 串行 数据 输出 (1fs)
19 I
↑
/o FSYNC 框架 时钟 (2fs)
20 I
↑
LRSC 阶段 控制 的 lr 频道 阶段 时钟
21 I
↑
/pd 电源 向下 模式 使能 输入 (起作用的 低)
22 I
↑
Mode2 输出 format 选择 输入 2
23 I
↑
Mode1 输出 format 选择 输入 1
24 I
↑
s/m 从动装置/主控 模式 选择 输入 (高 制造
从动装置 模式
25 I
↑
CLKSEL 系统 时钟 选择 输入 (高 制造 256fs)
26 – TP2 测试 管脚 (非 连接)
27 – V
DD2
+5v 频道 2
28 – V
SS2
一般 频道 2
Boost
过滤
Input
LAT
1/16
Decimation
过滤
Input
内存
乘法器 ALU
calib-
限定
Output
控制
p/s
系数
overflow det
Main
Timing
控制
Temporary
内存
测试
SYSCLK
CLKSEL
/pd
TP1
TP2
V
SS2
V
DD2
V
SS1
V
DD1
256fs
OVL
OVR
s/m
模式 1
模式 2
LRSC
FSYNC
l/r
SCLK
SDATA
(16-, 20-位)
CALD
CAL
D
3
D
2
D
1
D
0
Strobe
LRCK
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