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®
ADS7852
读 数据
数据 从 这 ads7852 将 呈现 在 管脚 15 通过 26.
这 msb 将 输出 在 管脚 15 当 这 lsb 将 输出
在 管脚 26. 这 输出 是 coded 在 笔直地 二进制的 (和
0v = 000
H
和 5v = fff
H
). 下列的 一个 转换, 这
busy 管脚 将 go 高. 之后 busy 有 被 高 为
在 least t
14
秒, 这 cs 和 rd 管脚 将 是 brought
低 至 使能 这 12-位 输出 总线. cs 和 rd 必须 是
使保持 低 为 在 least 25ns 下列的 busy 高. 数据
将 是 有效的 30ns 之后 这 下落 边缘 的 两个都 cs 和 rd.
这 输出 数据 将 仍然是 有效的 为 20ns 下列的 这
rising 边缘 的 两个都 cs 和 rd. 看 图示 2 为 这 读
循环 定时 图解.
图示 2. ads7852 写/读 定时.
数字的 输出
笔直地 二进制的
描述 相似物 输入 二进制的 代号 十六进制 代号
least 重大的 1.2207mv
位 (lsb)
全部 规模 4.99878v 1111 1111 1111 FFF
Midscale 2.5v 1000 0000 0000 800
midscale –1lsb 2.49878v 0111 1111 1111 7FF
零 全部 规模 0V 0000 0000 0000 000
表格 i. 完美的 输入 电压 和 输出 代号.
标识 描述 最小值 典型值 最大值 单位
t
CONV
转换 时间 1.75
µ
s
t
ACQ
acquisition 时间 0.25
µ
s
t
CKP
时钟 时期 125 5000 ns
t
CKL
时钟 低 40 ns
t
CKH
时钟 高 40 ns
t
1
wr 低 较早的 至 rising 边缘 的 clk
35 ns
t
2
wr 低 之后 rising 边缘 的 clk 20 ns
t
3
cs 低 之后 rising 边缘 的 clk 20 ns
t
4
cs 和 rd 高 25 ns
t
5
busy 延迟 之后 cs 低 20 ns
t
6
rd 低 25 ns
t
7
地址 支撑 时间 5 ns
t
8
地址 建制 时间 5 ns
t
9
总线 进入 时间 30 ns
t
10
总线 relinquish 时间 5 ns
t
11
cs 至 rd 建制 时间 0 ns
t
12
rd 至 cs 支撑 时间 0 ns
t
13
clk 低 至 busy 高 10 ns
t
14
busy 至 rd 延迟 0 ns
t
15
rd 高 至 clk 低 50 ns
123456789
10 11 12 13 14 15 16
123456789
10 11 12 13 14 15 16
12345678
CLK
支撑
WR
CS
BUSY
RD
地址
总线
数据
总线
t
CKH
t
CKL
t
2
t
4
t
4
t
1
t
3
t
CONV
t
ACQ
t
CKP
转换 n
地址 n + 1 地址 n + 2
转换 n + 1
hi-zhi-z hi-z
数据
有效的
数据
有效的
t
5
t
10
t
6
t
8
t
7
t
9
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