ADS8324
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SBAS172A
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图示 6. 定时 图解 和 测试 电路 为 这 参数 在 表格 i.
电源 消耗
这 architecture 的 这 转换器, 这 半导体 fabrica-
tion 处理, 和 一个 细致的 设计 准许 这 ads8324 至
转变 在 向上 至 一个 50khz 比率 当 需要 非常 little
电源. 安静的, 为 这 绝对 最低 电源 消耗, 那里
是 一些 things 至 保持 在 mind.
这 电源 消耗 的 这 ads8324 scales 直接地 和
这 转换 比率. 因此, 这 第一 步伐 至 实现 这
最低 电源 消耗 是 至 find 这 最低 转换 比率
那 将 satisfy 这 (所需的)东西 的 这 系统.
在 增加, 这 ads8324 是 在 电源-向下 模式 下面 二
情况: 当 这 转换 是 完全 和 whenever
cs 是 高 (看 图示 5). ideally, 各自 转换 应当
出现 作 quickly 作 可能, preferably 在 一个 1.2mhz 时钟
比率. 这个 方法, 这 转换器 spends 这 longest 可能
时间 在 这 电源-向下 模式. 这个 是 非常 重要的 作 这
转换器 不 仅有的 使用 电源 在 各自 dclock 转变
(作 是 典型 为 数字的 cmos 组件) 但是 也 使用
一些 电流 为 这 相似物 电路系统, 此类 作 这 compara-
tor. 这 相似物 部分 dissipates 电源 continuously, 直到
这 电源-向下 模式 是 entered.
D
输出
0.9v
测试 要点
3k
Ω
30pF
C
加载
加载 电路 为 t
dDO
, t
r
, 和 t
f
电压 波形 为 d
输出
上升 和 下降 时间, t
r
, t
f
电压 波形 为 d
输出
延迟 时间, t
dDO
电压 波形 为 t
dis
注释: (1) 波形 1 是 为 一个 输出 和 内部的 情况 此类 那 这 输出
是 高 除非 无能 用 这 输出 控制. (2) 波形 2 是 为 一个 输出 和
内部的 情况 此类 那 这 输出 是 低 除非 无能 用 这 输出 控制.
电压 波形 为 t
en
加载 电路 为 t
dis
和 t
en
t
r
D
输出
V
OH
V
OL
t
f
D
输出
测试 要点
t
dis
波形 2, t
en
V
CC
t
dis
波形 1
30pF
C
加载
3k
Ω
t
dis
cs/shdn
D
输出
波形 1
(1)
D
输出
波形 2
(2)
90%
10%
V
IH
5
B11
6
t
en
cs/shdn
DCLOCK
V
OL
D
输出
t
dDO
D
输出
DCLOCK
V
OH
V
OL
V
IL
t
hDO
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