低, iclkd 是 分隔 用 2 至 发生 oclkd.
这 阶段 relationship 在 iclkd 和
oclkd 是 总是 这 一样, 和 是 显示 在 这
切换 特性 定时 图解.
当 cmode 是 高, oclkd 是 iclkd di-
vided 用 3. 那里 是 二 可能 阶段
relationships 在 iclkd 和 oclkd,
这个 取决于 在 这 开始-向上 定时 在
dpd 和 l/r, 显示 在 图示 2.
串行 数据 接口
这 串行 数据 输出 接口 有 3 可能
模式 的 运作: 主控 模式, 从动装置
模式 和 fsync 高, 和 从动装置 模式 和
fsync 控制. 在 主控 模式, 这 一个/d
转换器 是 驱动 从 一个 主控 时钟 (iclkd)
和 输出 所有 其它 clocks, 获得 从 iclkd
(看 图示 3). 注意 这 一个 sclk 循环 延迟
在 l/r edges 和 fsync rising edges.
fsync brackets 这 16 数据 位 为 各自 chan-
nel.
在 从动装置 模式, l/r 和 sclk 是 输入. l/r
必须 是 externally 获得 从 iclkd, 和
应当 是 equal 至 这 输出 文字 比率. sclk
应当 是 equal 至 这 输入 样本 比率, 这个 是
equal 至 oclkd/2. 其它 sclk 发生率 是
可能, 但是 将 降级 动态 范围 因为
的 干扰 影响. 数据 位 是 clocked 输出
通过 这 sdata 管脚 使用 这 sclk 和 l/r 在-
puts. 这 rising 边缘 的 sclk 导致 这 模数转换器 至
输出
0 1 2 3 16 17 18 19 20 21 31 0 1 2 3 16 17 18 19 20 21 31 0 1
输出
left 音频的 数据 tag 位 left 数据 tag 正确的 音频的 数据 tag 位 正确的 数据 tag
*
sclk 为 cs5336/8.
sclk inverted 为
CS5339
FSYNC
输出
15 14 1 0 T2 T1 T0 15 14 1 0 T2 T1 T0
SDATA
输出
SCLK
*
l/ R
图示 3. 数据 输出 定时 - 主控 模式
图示 4. 数据 输出 定时 - 从动装置 模式, fsync 高
输入
0 1 2 16 17 18 19 20 31 0 1 2
16
17 18 19 20 21 31 0 1
输入
FSYNC
输入 (高)
SCLK
*
l/ R
left 音频的 数据 tag 位 left 数据 tag 正确的 音频的 数据 tag 位 正确的 数据 tag
15 14
1 0 T2 T1 T0 15 14 1 0 T2 T1 T0
SDATA
输出
*
sclk 为 cs5336/8.
sclk inverted 为
CS5339
15 1530
cs5336, cs5338, cs5339
3-46 DS23F1
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