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128mb: x4, x8, x16 ddr sdram micron 技术, inc., reserves 这 正确的 至 改变 产品 或者 规格 没有 注意.
128mx4x8x16ddr_c.p65 – rev. c; pub. 4/01 ©2001, micron 技术, 公司
128mb: x4, x8, x16
ddr sdram
‡ 产品 和 规格 discussed 在此处 是 为 evaluation 和 涉及 目的 仅有的 和 是
主题 至 改变 用 micron 没有 注意. 产品 是 仅有的 warranted 用 micron 至 满足 micron’s
生产 数据 薄板 规格.
初步的
‡
关键 定时 参数
速 时钟 比率 数据-输出 进入 dqs-dq
等级 cl = 2** cl =2.5** WINDOW* WINDOW SKEW
-75z 133 mhz 133 mhz 2.5ns ±0.75ns +0.5ns
-75 100 mhz 133 mhz 2.5ns ±0.75ns +0.5ns
-8 100 mhz 125 mhz 3.4ns ±0.8ns +0.6ns
*minimum 时钟 比率 @ cl = 2 (-75z 和 -8) 和 cl = 2.5 (-75)
**cl = cas (读) latency
翻倍 数据 比率
(ddr) sdram
MT46V32M4– 8 meg x 4 x 4 banks
MT46V16M8– 4 meg x 8 x 4 banks
mt46v8m16 – 2meg x 16 x 4 banks
为 这 最新的 数据 薄板 revisions, 请 谈及 至 这 micron
网 站点:www.micron.com/数据手册
管脚 分派 (顶 视图)
66-管脚 tsop
特性
•V
DD
= +2.5v ±0.2v, v
DD
q = +2.5v ±0.2v
• 双向的 数据 strobe (dqs) transmitted/
received 和 数据, i.e., 源-同步的 数据
俘获 (x16 有 二 – 一个 每 字节)
• 内部的, pipelined 翻倍-数据-比率 (ddr)
architecture; 二 数据 accesses 每 时钟 循环
• 差别的 时钟 输入 (ck 和 ck#)
• commands entered 在 各自 积极的 ck 边缘
• dqs 边缘-排整齐 和 数据 为 读; 中心-
排整齐 和 数据 为 写
• dll 至 排整齐 dq 和 dqs transitions 和 ck
• 四 内部的 banks 为 concurrent 运作
• 数据 掩饰 (dm) 为 masking 写 数据 (x16 有
二 – 一个 每 字节)
• x16 有 可编程序的 iol/ioh 选项
• 可编程序的 burst 长度: 2, 4, 或者 8
• 自动 precharge 选项
• 自动 refresh 和 自 refresh 模式
• 变长 含铅的 tsop 为 改进 可靠性 (ocpl)
• 2.5v i/o (sstl_2 兼容)
选项 标记
• 配置
32 meg x 4 (8 meg x 4 x 4 banks) 32M4
16 meg x 8 (4 meg x 8 x 4 banks) 16M8
8 meg x 16 (2 meg x 16 x 4 banks) 8M16
• 塑料 包装 – ocpl
66-管脚 tsop TG
(400 mil 宽度, 0.65mm 管脚 程度)
• 定时 – 循环 时间
7.5ns @ cl = 2 (ddr266b)
1
-75z
7.5ns @ cl =2.5(ddr266b)
2
-75
10ns @ cl =2(ddr200)
3
-8
• 自 refresh
标准 毫无
低 电源 L
便条:
1. 支持 pc2100 modules 和 2-3-3 定时
2. 支持 pc2100 modules 和 2.5-3-3 定时
3. 支持 pc1600 modules 和 2-2-2 定时
32 meg x 4 16 meg x 8 8 meg x 16
配置 8meg x 4 x 4 banks 4 meg x 8 x 4 banks 2 meg x 16 x 4 banks
refresh 计数 4K 4K 4K
行 寻址 4K(a0–a11) 4k (a0–a11) 4k (a0–a11)
bank 寻址 4(ba0, ba1) 4 (ba0, ba1) 4 (ba0, ba1)
column 寻址 2K(a0–a9, a11) 1K(a0–a9) 512 (a0–a8)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
V
SS
DQ15
V
SS
Q
DQ14
DQ13
V
DD
Q
DQ12
DQ11
V
SS
Q
DQ10
DQ9
V
DD
Q
DQ8
NC
V
SS
Q
UDQS
DNU
V
REF
V
SS
UDM
CK#
CK
CKE
NC
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
x16
V
DD
DQ0
V
DD
Q
DQ1
DQ2
VssQ
DQ3
DQ4
V
DD
Q
DQ5
DQ6
VssQ
DQ7
NC
V
DD
Q
LDQS
NC
V
DD
DNU
LDM
WE#
CAS#
RAS#
CS#
NC
BA0
BA1
a10/ap
A0
A1
A2
A3
V
DD
x16
V
SS
DQ7
V
SS
Q
NC
DQ6
V
DD
Q
NC
DQ5
V
SS
Q
NC
DQ4
V
DD
Q
NC
NC
V
SS
Q
DQS
DNU
V
REF
V
SS
DM
CK#
CK
CKE
NC
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
x8 x4
V
SS
NC
V
SS
Q
NC
DQ3
V
DD
Q
NC
NC
V
SS
Q
NC
DQ2
V
DD
Q
NC
NC
V
SS
Q
DQS
DNU
V
REF
V
SS
DM
CK#
CK
CKE
NC
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
DD
DQ0
V
DD
Q
NC
DQ1
V
SS
Q
NC
DQ2
V
DD
Q
NC
DQ3
V
SS
Q
NC
NC
V
DD
Q
NC
NC
V
DD
DNU
NC
WE#
CAS#
RAS#
CS#
NC
BA0
BA1
a10/ap
A0
A1
A2
A3
V
DD
x8x4
V
DD
NC
V
DD
Q
NC
DQ0
V
SS
Q
NC
NC
V
DD
Q
NC
DQ1
V
SS
Q
NC
NC
V
DD
Q
NC
NC
V
DD
NC
NC
WE#
CAS#
RAS#
CS#
NC
BA0
BA1
a10/ap
A0
A1
A2
A3
V
DD
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