MAX3890
+3.3v, 2.5gbps, sdh/sonet 16:1 serializer
和 时钟 综合 和 lvds 输入
_______________________________________________________________________________________ 5
管脚 描述
名字 函数
1, 17, 33, 48, 49, 63 地 地面
2, 5, 7, 10, 13,
14, 32, 56, 60, 64
V
CC
+3.3v 供应 电压
管脚
3 slbo- 系统 loopback 反相的 输出. 使能 当 sos 是 高.
4 SLBO+ 系统 loopback 同相 输出. 使能 当 sos 是 高.
12 SDO+ 同相 pecl 串行-数据 输出
9 SCLKO+ 同相 pecl 串行 时钟 输出
6 SOS 系统 loopback 输出 选择. 系统 loopback 无能 当 低.
55 pclko-
反相的 lvds 并行的 时钟 输出. 使用 积极的 转变 的 pclko 至 时钟 这 在-
head 管理 电路.
54 PCLKO+
同相 lvds 并行的 时钟 输出. 使用 积极的 转变 的 pclko 至 时钟 这
overhead 管理 电路.
57 RCLK+
同相 lvds 涉及 时钟 输入. 连接 一个 lvds-兼容 结晶 谈及-
ence 时钟 至 这 rclk 输入.
59 CLKSET
涉及 时钟 比率 程序编制 管脚:
clkset = v
CC
: 涉及 时钟 比率 = 155.52mhz
clkset = 打开: 涉及 时钟 比率 = 77.76mhz
clkset = 20k
Ω
至 地: 涉及 时钟 比率 = 51.84mhz
clkset = 地: 涉及 时钟 比率 = 38.88mhz
58 rclk-
反相的 lvds 涉及 时钟 输入. 连接 一个 lvds-兼容 结晶 涉及
时钟 至 这 rclk 输入.
61 fil- 过滤 电容 输入. 连接 一个 330nf 电容 在 fil+ 和 fil-.
18, 20, 22, 24, 26,
28, 30, 34, 36, 38,
40, 42, 44, 46, 50, 52
pdi15+ 至
PDI0+
同相 lvds 并行的 数据 输入. 数据 是 clocked 在 这 pclki 积极的 转变.
62 FIL+ 过滤 电容 输入. 连接 一个 330nf 电容 在 fil+ 和 fil-.
8 sclko- 反相的 pecl 串行 时钟 输出
11 sdo- 反相的 pecl 串行-数据 输出
15 PCLKI+
同相 lvds 并行的 时钟 输入. 连接 这 新当选的 并行的-时钟 信号 至 这
pclki 输入. 便条 那 数据 是 updated 在 这 积极的 转变 的 这 pclki 信号.
16 pclki-
反相的 lvds 并行的 时钟 输入. 连接 这 新当选的 并行的-时钟 信号 至 这 pclki
输入. 便条 那数据 是 updated 在 这 积极的 转变 的 这 pclki 信号.
19, 21, 23, 25, 27,
29, 31, 35, 37, 39,
41, 43, 45, 47, 51, 53
pdi15- 至
pdi0-
反相的 lvds 并行的 数据 输入. 数据 是 clocked 在 这 pclki 积极的 转变.
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