MAX3890
+3.3v, 2.5gbps, sdh/sonet 16:1 serializer
和 时钟 综合 和 lvds 输入
6 _______________________________________________________________________________________
_______________详细地 描述
这 max3890 converts 16-位-宽, 155mbps 数据 至
2.5gbps 串行 数据 (图示 1). 它 是 composed 的 一个 16-
位 并行的 输入 寄存器, 一个 16-位 变换 寄存器, 控制
和 定时 逻辑, pecl 输出 缓存区, lvds 输入/输出-
放 缓存区, 和 一个 频率-synthesizing pll (组成-
ing 的 一个 阶段/频率 探测器, 循环 过滤/放大器,
电压-控制 振荡器 (vco), 和 预分频器).
这 pll synthesizes 一个 内部的 2.5gbps 涉及
使用 至 时钟 这 输出 变换 寄存器. 这个 时钟 是
发生 用 locking 面向 这 外部 155.52mhz,
77.76mhz, 51.84mhz, 或者 38.88mhz 涉及-时钟
信号 (rclk).
这 新当选的 并行的 数据 是 clocked 在 这
max3890 在 这 rising 转变 的 这 并行的-时钟-
输入 信号 (pclki). 恰当的 运作 是 保证 如果 这
并行的 输入 寄存器 是 latched 在里面 一个 window 的 时间
(t
SKEW
) 那 是 定义 和 遵守 至 这 并行的-
时钟-输出 信号 (pclko). pclko 是 这 synthe-
sized 2.5gbps 内部的 串行-时钟 信号 分隔 用
16. 这 容许的 pclko-至-pclki skew 是 0 至 +4ns.
这个 定义 一个 定时 window 之后 这 pclko rising
边缘, 在 这个 一个 pclki rising 边缘 将 出现
(图示 2).
系统 loopback
这 max3890 是 设计 至 准许 系统 loopback 测试-
ing. 这 loopback 输出 (slbo+, slbo-) 的 这
max3890 将 是 直接地 连接 至 这 loopback
输入 的 一个 deserializer (此类 作 这 max3880) 为 系统
diagnostics. 至 使能 这 slbo 输出, 应用 一个 ttl
逻辑-高 信号 至 这 sos 输入.
便条:
这 一样 信号
那 控制 这 sos 使能 输入 将 也 是 使用 至
控制 这 sis 使能 输入 在 这 max3880.
MAX3890
PDI15+
pdi15-
16-位
并行的
输入
寄存器
阶段/freq
发现
分隔
用 16
16-位
变换
寄存器
LVDS
LVDS
pclki-
PCLKI+
rclki-
RCLKI+
FIL+
fil-
CLKSET
PCLKO+
pclko-
VCO
PECL
SDO+
sdo-
变换
获得
LVDS
PDI1+
pdi1-
LVDS
PDI0+
pdi0-
LVDS
LVDS
预分频器
过滤
PECL
SCLKO+
sclko-
CML
SLBO+
slbo-
SOS
PLL
图示 1. 函数的 图解
: 点此下载
