rev. b
AD9884A
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一般 控制
0A 7 DEMUX 输出 端口 选择
一个 位 那 确定 whether 所有 pixels 是 提交 至 一个 单独的
端口 (一个), 或者 alternating pixels是 demultiplexed 至 端口 一个 和 b.
DEMUX 函数
0 所有 数据 变得 至 端口 一个
1 alternate pixels go 至 端口 一个 和 端口 b
当 demux = 0, 端口 b 输出 是 在 一个 高 阻抗
状态.
这 电源-向上 default 值 是 demux = 1.
0A 6 并行的 输出 定时 选择
设置 这个 位 至 一个 逻辑 1 延迟 数据 在 端口 一个 和 这
datack 输出 用 一个-half datack 时期 所以 那 这
rising 边缘 的 datack 将 是 使用 至 externally 获得 数据
从 两个都 端口 一个 和 端口 b. 当 这个 位 是 设置 至 一个 逻辑 0,
这 rising 边缘 的 datack 将 是 使用 至 externally 获得
数据 从 端口 一个 仅有的, 和 这
DATACK
rising 边缘 将 是
使用 至 externally 获得 数据 从 端口 b.
并行的 函数
0 数据 可改变的 在 端口
1 同时发生的 数据 在 alternate datacks
当 在 单独的 端口 模式 (demux = 0), 这个 位 是 ignored.
这 电源-向上 default 值 是 并行的 = 1.
0A 5 HSPOL hsync 极性
一个 位 那 必须 是 设置 至 表明 这 极性 的 这 hsync
信号 那 是 应用 至 这 hsync 输入.
HSPOL 函数
0 起作用的 低
1 起作用的 高
起作用的 低 是 这 传统的 负的-going hsync 脉冲波.
抽样 定时 是 为基础 在 这 leading 边缘 的 hsync, 这个
是 这 下落 边缘. 这 clamp 位置, 作 决定 用
clplace, 是 量过的 从 这 trailing 边缘.
起作用的 高 是 inverted 从 这 传统的 hsync, 和 一个
积极的-going 脉冲波. 这个 意思 那 抽样 定时 将 是
为基础 在 这 leading 边缘 的 hsync, 这个 是 now 这 ris-
ing 边缘, 和 clamp placement 将 计数 从 这 下落
边缘.
这 设备 将 运作 更多-或者-较少 合适的 如果 这个 位 是 设置
incorrectly, 但是 这 内部 发生 clamp 位置, 作 es-
tablished 用 clpos, 将 不 是 放置 作 预期的, 这个 将
发生 夹紧 errors.
这 电源-向上 default 值 是 hspol = 1.
0A 4 CSTPOL coast 极性
一个 位 那 必须 是 设置 至 表明 这 极性 的 这 coast
信号 那 是 应用 至 这 coast 输入.
CSTPOL 函数
0 起作用的 低
1 起作用的 高
起作用的 低 意思 那 这 时钟 发生器 将 ignore hsync
输入 当 coast 是 低, 和 continue 运行 在 这
一样 名义上的 频率 直到 coast 变得 高.
起作用的 高 意思 那 这 时钟发生器 将 ignore hsync
输入 当 coast 是 高, 和 continue 运行 在 这
一样 名义上的 频率 直到 coast 变得 低.
这 电源-向上 default 值 是 cstpol = 1.
0A 3 EXTCLMP clamp 信号 源
一个 位 那 确定 这 源 的 clamp 定时.
EXTCLMP 函数
0 内部-发生 clamp
1 externally-提供 clamp 信号
一个 0 使能 这 clamp 定时 电路系统 控制 用 clplace
和 cldur. 这 clamp 位置 和 持续时间 是 counted 从
这 trailing 边缘 的 hsync.
一个 1 使能 这 外部 clamp 输入 管脚. 这 三 途径
是 clamped 当 这 clamp 信号 是 起作用的. 这 极性 的
clamp 是 决定 用 这 clampol 位.
这 电源-向上 default 值 是 extclmp = 0.
0A 2 CLAMPOL clamp 信号 极性
一个 位 那 确定 这 极性 的 这 externally 提供
clamp 信号.
CLAMPOL 函数
0 起作用的 低
1 起作用的 高
一个 0 意思 那 这 电路 将 clamp 当 clamp 是 低,
和 它 将 通过 这 信号 至 这 模数转换器 当 clamp 是 高.
一个 1 意思 那 这 电路 将 clamp 当 clamp 是 高,
和 它 将 通过 这 信号 至 这 模数转换器 当 clamp 是 低.
这 电源-向上 default 值 是 clampol = 1.
0A 1 EXTCLK 外部 时钟 选择
一个 位 那 确定 这 源 的 这 pixel 时钟.
EXTCLK 函数
0 内部 发生 时钟
1 externally 提供 时钟 信号
一个 0 使能 这 内部的 pll 那 发生 这 pixel 时钟 从
一个 externally-提供 hsync.
一个 1 使能 这 外部 ckext 输入 管脚. 在 这个 模式, 这
pll 分隔 比率 (plldiv) 是 ignored. 这 时钟 阶段 调整
(阶段) 是 安静的 函数的.
这 电源-向上 default 值 是 extclk = 0.
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