W83194R-67B
初步的
发行 释放 日期: dec.. 1999
-3-修订 0.50
5.0 管脚 描述
在-输入
输出-输出
i/o-Bi-directional 管脚
#-起作用的 低
*-内部的 250k
Ω
拉-向上
5.1 结晶 i/o
标识 管脚 i/o 函数
Xin 4 在 结晶 输入 和 内部的 加载 电容 和
feedback 电阻器.
Xout 5 输出 结晶 输出 在 14.318mhz nominally.
5.2 cpu, sdram, pci, ioapic 时钟 输出
标识 管脚 i/o 函数
cpuclk_f 46 输出 自由 运动 cpu 时钟. 不 影响 用
cpu_stop#
cpuclk[0:2] 45,43,42 输出 低 skew (< 250ps) clock 输出 为 host
发生率 此类 作 cpu, chipset 和 cache.
powered 用 vddl2. 低 如果 cpu_stop# 是 低.
*cpu_stop# 41 在 这个 异步的 输入 halts cpuclk[0:2] 和
sdram(0:11) 在 逻辑 水平的 当 驱动 低.
sdram_f 39 输出 自由 运动 sdram clock. 不 影响 用
cpu_stop#
sdram [ 0:11] 17,18,20,21,28
,29,31,32,34,
35,37,38
输出 sdram 时钟 输出. 输出 缓存区 输出 从
缓存区 在 管脚.(控制 用 chipset)
pciclk_f/
*MODE
7 i/o 自由 运动 pci 时钟 在 正常的 运作.
latched input. 模式=1, 管脚 2 是 ref0; 模式=0,
pin2 是 pci_stop#
pciclk0/*fs3 8 i/o 低 skew (< 250ps) pci 时钟 输出.
latched 输入 为 fs3 在 最初的 电源 向上 为 h/w
selecting 这 输出 频率 的 cpu, sdram 和
pci clocks.
pciclk [ 1:4 ]
10,11,12,13 输出 低 skew (< 250ps) pci 时钟 输出. 同步的
至 cpu clocks 和 1/-4ns skew(cpu early).
缓存区 在 15 在 输入 至 输出 为 sdram 输出.
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