2.0 SXL 管脚 描述 Tables
(持续)
表格 1. 总线 接口 单位 管脚
(持续)
标识 管脚 类型 函数
BDIR 8 O
B
uffer
DIR
ection. 这个 输出 是 提供 至 减少 外部 逻辑 如果 一个 外部
数据-总线 缓存区 是 必需的 在 这 user’s 设计. 这 BDIR 信号 是 高 whenever
这 缓存区 应当 是 驱动 从 这 ’SXL 管脚 输出 至 这 缓冲 isa-像 总线.
BDIR 也 工作 correctly 如果 一个 外部 主控 是 设计 在 这 系统,
不管怎样, 这 外部 主控 必须 总是 是 在 这 缓冲 一侧 的 这 总线 在
这个 情况.
BDIR 将 仅有的 go 低 在 读 从 这 缓冲 总线, 或者 accesses 至 内部的
peripherals 或者 DRAM 用 一个 外部 主控.
IOR
78 i/o
IO R
ead command. 这个 起作用的-低 信号 instructs 一个 i/o 设备 至 放置 数据
面向 这 系统 数据 总线. 一个 输入 当 一个 外部 主控 控制 这 总线.
IOW
77 i/o
IO W
rite command. 这个 起作用的-低 信号 indicates 至 一个 i/o 设备 那 一个 写
运作 是 在 处理 在 这 系统 总线. 一个 输入 当 一个 外部 主控
控制 这 总线.
MEMR
80 i/o
MEM
ory
R
ead command. 这个 起作用的-低 信号 instructs 一个 记忆 编排
设备 至 放置 数据 面向 这 系统 数据 总线. 一个 输入 当 一个 外部 主控
控制 这 总线.
MEMW
79 i/o
MEM
ory
W
rite command. 这个 起作用的-低 信号 indicates 至 一个 记忆 编排
设备 那 一个 写 运作 是 在 处理 在 这 系统 总线. 一个 输入 当 一个
外部 主控 控制 这 总线.
CS16
74 i/o
C
hip
S
elect
16
-位. 这个 起作用的-低 反馈 信号 indicates 那 这 设备 正在
accessed 是 一个 16-位 设备. 这个 信号 应当 是 牵引的-向上 和 驱动 用
外部 设备 和 一个 打开 集电级 驱动器. 如果 一个 碎片 选择 是 编写程序 至
强迫 16-位 accesses, 这个 信号 将 是 asserted (低) 在 这 进入. 当
一个 外部 主控 控制 这 总线, 这 ’SXL 将 也 驱动 这个 信号 低 为
accesses 至 内部的 peripherals 或者 dram.
RDY
75 i/o
R
ea
DY
. 一个 外部 设备 将 驱动 这个 信号 inactive 低 至 insert wait states
和 扩展 这 外部 总线 循环. 这个 信号 应当 是 牵引的-向上 和 驱动 和
一个 打开 集电级 或者 是 触发-状态 驱动. 当 一个 外部 主控 控制 这
总线, 它 必须 honor 这 RDY 信号 作 这 ’SXL 将 驱动 这个 信号 低 作
适合的 为 accesses 至 内部的 peripherals 或者 DRAM 和 总线 snooping.
表格 2. 外部 总线 主控 接口 管脚
标识 管脚 类型 函数
支撑 50 I
支撑
要求 从 外部 主控. 这 外部 主控 将 assert 这个 信号
高 在 顺序 至 要求 这 总线 从 这 ’SXL cpu. 这 外部 主控 能 支撑
这 总线 indefinitely, 所以 小心 应当 是 带去 至 确保 那 这 支撑 是 released
在 时间 为 这 CPU 至 维护 任何 real-时间 (所需的)东西 (e.g. 中断, 等.).
HLDA
51 O
H
o
LD 一个
cknowledge 从 ’sxl. 当 这 ’SXL CPU grants 这 总线 至 一个 外部
主控, 然后 这个 信号 是 asserted (低). Once HLDA 是 asserted, 这 外部
主控 是 有责任 为 驱动 这 地址 和 控制 信号 (memr, memw,
ior, iow, sbhe) 在 这 总线. 如果 那里 是 bi-directional 缓存区 在 这 地址
和 控制 线条, 然后 HLDA 应当 是 使用 至 设置 这 方向 的 这 缓存区.
MAE 49 O
M
aster
一个
ddress
E
nable. 在 hlda, 如果 这 ’SXL 需要 那 这 外部
主控 触发-状态 它的 地址 (e.g. 至 完全 一个 DRAM 进入) 然后 MAE
将 是 de-asserted (高). MAE 应当 是 使用 至 控制 这 外部 Master’s
触发-状态 地址 线条 或者 为 这 使能 的 这 bi-directional 地址 总线 缓存区
碎片. MAE 将 正常情况下 是 asserted (低).
表格 3. DRAM 控制 管脚
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