2.0 SXL 管脚 描述 Tables
表格 1. 总线 接口 单位 管脚
标识 管脚 类型 函数
sa[31:0] 81, 82, 83, 84,
85, 86, 87, 88,
89, 90, 91, 92,
93, 94, 96, 97,
99, 100, 101,
102, 103, 104,
105, 106, 107,
108, 109, 111,
112, 114, 115,
116
i/o
S
ystem
一个
ddress 总线. 这些 输入-输出 信号 carry 这 latched 地址 为 这
电流 进入. DRAM accesses multiplex 这 行 和 column 地址 为 这
DRAMs 在 这 sa[12:1] 管脚.
便条: 一个 incompatibility 是 introduced 在 这
第一 硅 的 这 ’sxl. 在 中断 Acknowledge 循环, 这 内部的
主控 中断 controller’s cascade 线条 信号, cas[2:0], 是 驱动 面向
sa[31:29], 各自. Formerly 这 cas[2:0] 信号 是 驱动 面向
sa[25:23] 在 这 ’sxf.
这 sa[31:0] 管脚 是 输入 当 一个 外部 主控 是
在 控制 的 这 总线, 除了 当 这 ’SXL 做 一个 DRAM 进入 为 这 外部
主控 (看 mae, 在下).
sd[15:0] 119, 120, 122,
123, 125, 126,
127, 128, 130,
132, 1, 3, 4, 5,
6, 7
i/o
S
ystem
D
ata 总线: 这个 bi-directional 数据 总线 提供 这 数据 path 为 所有
记忆 和 i/o accesses. 在 transfers 和 8-位 设备, 这 upper 数据
字节 是 不 使用 (sd[15:8]).
ALS
117 O
一个
ddress
L
atch
S
trobe. 这个 脉冲波 是 生产 用 一个 多样性 的 总线 related
activities. 这 ALS strobe 将 go 低 每 时间 一个 总线 循环 是 initiated 用 这
内部的 cpu, 甚至 如果 这 循环 是 killed 预定的 至 一个 内部的 操作指南-cache “hit.”
这 strobe 将 也 go 起作用的 为 各自 DRAM 进入, 和 各自 第八-位 进入
为 16-至-8 位 translations 用 这 总线 接口 单位 (biu). 这 strobe 将 是
生产 为 内部的 和 外部 i/o accesses 作 好. 最终, 这 strobe 将 go
起作用的 低 在 外部 总线 主控 accesses 所以 这 BIU 能 表明 至 这
内部的 CPU 那 它 应当 “snoop” 一个 进入 至 possibly invalidate cache entries.
SBHE
76 i/o
B
yte
H
igh
E
nable. 这个 起作用的-低 信号 是 驱动 当 这 地址 是 asserted
用 这 cpu. 外部 16-位 设备 应当 使用 这个 信号 至 帮助 它们 决定
那 一个 数据 字节 是 至 是 transferred 在 这 upper 字节 的 这 系统 数据 总线
(sd[15:8]). 第八-位 设备 应当 ignore 这个 信号. 这 ’SXL 总线 接口 将
automatically translate 16-位 requests 从 这 内部的 CPU 在 二 第八 位
accesses 为 外部 memories 和 peripherals 那 做 不 assert cs16.
这个 管脚 变为 一个 输入 当 一个 外部 主控 是 在 控制 的 这 总线. 一个
外部 主控 应当 驱动 SBHE appropriately 符合 至 这 类型 的 进入
它 是 requesting, 和 是 准备好 至 handle 8-位 设备 如果 一个 16-位 进入 是
attempted 和 非 CS16 是 生产. 这 ’SXL 总线 接口 将 automatically
translate 16-位 accesses 从 这 外部 主控 在 二 第八-位 accesses 为
内部的 peripherals. 这 ’SXL 将 也 respond 和 CS16 在 accesses 至 内部的
peripherals 和 accesses 至 任何 编写程序 碎片 选择 那 有 这 “force
16-bit” 特性 使能.
SBHE 真实 表格
SBHE SA[0] 函数
0 0 这 总线 主控 是 requesting 一个 16-位 转移
1 0 一个 8-位 转移 在 这 低-字节 是 要求
0 1 一个 8-位 转移 在 这 高-字节 是 要求
1 1 Illegal 情况
d/c
48 O 数据/控制 这个 输出 是 提供 至 表明 what kind 的 进入 这 ’SXL
内部的 CPU 是 制造. 在 这 时间 那 一个 外部 主控 控制 这 总线,
d/c 将 是 高, 表明 数据 accesses. d/c 是 高 为 i/o 和 记忆
accesses 那 是 考虑 “data” 用 executing 说明. d/c 是 低 为 代号
fetches 从 记忆, 中断 acknowledge 循环 和 halt/特定的 总线 events.
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