1.0 系统 Overview
(持续)
1.3.6 电源 管理 特性
这 NS486SXL 电源 管理 结构 包含 一个
号码 的 电源 节省 mechanisms 那 能 是 联合的
至 达到 comprehensive 电源 savings 下面 一个 多样性 的
系统 情况. 第一 的 所有, 这 核心 处理器 电源 con-
sumption 能 是 控制 用 varying 这 处理器/系统
时钟 频率. 这 内部的 CPU 时钟 能 是 分隔 用 4,
8, 16, 32 或者 64. 在 增加, 在 空闲 模式, 这 内部的 proces-
sor 时钟 将 是 无能. 最终, 如果 一个 外部 结晶 oscil-
lator 电路 是 正在 使用, 它 能 是 无能. 为 最大
电源 savings, 所有 内部的 clocks 能 是 无能 (除了 为
这 real-时间 时钟 振荡器).
这 clocks 的 这 在-板 peripherals 能 是 individually 或者
globally 控制. 用 设置 位 在 这 电源 管理
控制 寄存器, 这 内部的 clocks 至 这 三-线 inter-
面向, 这 计时器, 这 DRAM 控制, 和 这 UART 能 是
无能.
在 增加 至 这些 内部的 clocks, 这 外部 SYSCLK 能
是 无能 通过 一个 位 在 这 电源 管理 控制 regis-
ters.
使用 各种各样的 结合体 的 这些 电源 节省 控制
和 这 NS486SXL 控制 将 结果 在 极好的 pro-
grammable 电源 管理 为 任何 应用.
1.4 NS486SXL 系统 总线
这 NS486SXL 系统 总线 提供 这 接口 至 止-碎片
peripherals 和 记忆. 它 提供 一个 ISA 兼容 inter-
面向 和 是 因此 有能力 的 直接地 接合 至 许多
ISA 附带的 控制 设备. 这 接口 是 accom-
plished 通过 这 总线 接口 单位 (biu). 这 BIU gener-
ates 所有 的 这 进入 信号 为 两个都 内部的 和 外部
peripherals 和 记忆. 取决于 在之上 whether 这 交流-
cess 是 至 内部的 peripherals, 外部 peripherals 或者 exter-
nal 记忆, 这 BIU 发生 这 定时 和 控制 sig-
nals 至 进入 那些 resources. 这 BIU 是 设计 至
支持 一个 glueless 接口 至 许多 isa-类型 peripherals.
为 debug 目的, 这 NS486SXL 能 是 设置 至 发生
外部 总线 循环 在 这 一样 时间 作 一个 内部的 periph-
eral 进入 takes 放置. 这个 给 逻辑 analyzers 或者 其它
debug tools 这 能力 至 追踪 和 俘获 内部的 periph-
eral accesses.
进入 至 内部的 peripherals 是 accomplished 在 三 CPU
t-states (时钟 循环). 这 fastest 进入 至 止-碎片 i/o 是
也 三 t-states. 当 accessing 止-碎片 记忆 和
i/o, wait 状态 一代 是 accomplished 通过 一个 combi-
nation 的 NS486SXL 碎片 选择 逻辑 和 止-碎片 附带的
反馈 信号.
这 isa-像 总线 在 这 NS486SXL 也 支持 外部
总线 masters. 这个 特性 准许 外部 processors 或者 i/o
Peripherals (和 客户 专卖的 asics) 和 建造-在
DMA 控制者 至 读 和 写 系统 DRAM supported
用 这 ’SXL DRAM 控制. 外部 Masters 能 也 交流-
cess 任何 内部的 或者 外部 peripherals 或者 记忆 作 好.
这 外部 主控 地址 必须 是 在 触发-状态
®
(通过 外部 地址 transceivers 如果 需要) 在 顺序
至 支持 外部 主控 进入 至 这 dram.
ds100121-3
图示 2. NS486SXL 内部的 Busses
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