AD7679
表格 4. 串行 时钟 timings 在 主控 读 之后 转变
DIVSCLK[1] 0 0 1 1
DIVSCLK[0] 标识 0 1 0 1 单位
同步 至 sclk 第一 边缘 延迟 最小 t
18
3 17 17 17 ns
内部的 sclk 时期 最小 t
19
25 60 120 240 ns
内部的 sclk 时期 最大 t
19
40 80 160 320 ns
内部的 sclk 高 最小 t
20
12 22 50 100 ns
内部的 sclk 低 最小 t
21
7 21 49 99 ns
sdout 有效的 建制 时间 最小 t
22
4 18 18 18 ns
sdout 有效的 支撑 时间 最小 t
23
2 4 30 89 ns
sclk last 边缘 至 同步 延迟 最小 t
24
3 60 140 300 ns
busy 高 宽度 最大 t
28
2.25 3 4.5 7.5 µs
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