Bank
号码
vref bank 管脚 名字/函数 optional 函数(s) 配置
函数
F484 B672 F672 F780 dqs 为 x16 dqs 为 x32
DIFFIO
速 (1)
管脚 信息 为 这 stratix™ ep1s20 设备, ver 3.6
(便条 2)
B2 VREF1B2 IO diffio_tx18n N23 高
B2 VREF1B2 IO diffio_rx17p H21 N6 N6 M25 高
B2 VREF1B2 IO diffio_rx17n H22 N7 N7 M26 高
B2 VREF1B2 IO diffio_tx17p J20 M8 M8 N22 高
B2 VREF1B2 IO diffio_tx17n J21 M9 M9 N21 高
B2 VREF1B2 IO diffio_rx16p M27 高
B2 VREF1B2 IO diffio_rx16n N28 高
B2 VREF1B2 IO diffio_tx16p K20 P8 P8 N20 高
B2 VREF1B2 IO diffio_tx16n K21 N8 N8 N19 高
B2 VREF1B2 CLK0n L22 N2 N2 N27
B2 VREF1B2 CLK0p L21 N3 N3 P27
B2 VREF1B2 IO CLK1n P26
B2 VREF1B2 CLK1p L20 M1 M1 P25
vcca_pll1 K19 M3 M3 P23
地
gnda_pll1 L19 N5 N5 P24
vccg_pll1 K18 M2 M2 P21
gndg_pll1 L18 N4 N4 P22
vcca_pll2 M18 P5 P5 R23
地
gnda_pll2 M19 P3 P3 R24
vccg_pll2 N18 P4 P4 R21
gndg_pll2 N19 P2 P2 R22
B1 VREF0B1 CLK2p M21 R1 R1 R27
B1 VREF0B1 CLK2n M22 R2 R2 T27
B1 VREF0B1 CLK3p M20 R3 R3 R25
B1 VREF0B1 IO CLK3n R26
B1 VREF0B1 IO diffio_rx15p T28 高
B1 VREF0B1 IO diffio_rx15n U27 高
B1 VREF0B1 IO diffio_tx15p N21 P6 P6 T21 高
pt-ep1s20-3.6
版权 © 2006 altera corp.
管脚 列表
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