rev. 0
–3–
AD73360L
AD73360LA
参数 最小值 典型值 最大值 单位 测试 情况/comments
逻辑 输出
V
OH
, 输出 高 电压 V
DD
–
0.4 V
DD
V |IOUT|
≤
100
µ
一个
V
OL
, 输出 低 电压 0 0.4 V |IOUT|
≤
100
µ
一个
三-状态 泄漏 电流
–
10 +10
µ
一个
电源 供应
avdd1, avdd2 2.7 3.6 V
DVDD 2.7 3.6 V
I
DD
8
看 表格 i
注释
1
运行 温度 范围 是 作 跟随:
–
40
°
c 至 +85
°
c. 因此, t
最小值
=
–
40
°
c 和 t
最大值
= +85
°
c.
2
测试 情况: 输入 pga 设置 为 0 db 增益 (除非 否则 指出).
3
在 输入 至 sigma-delta modulator 的 模数转换器.
4
有保证的 用 设计.
5
整体的 组 延迟 将 是 影响 用 这 样本 比率 和 这 外部 数字的 过滤.
6
这 模数转换器
’
s 输入 阻抗 是 inversely 均衡的 至 dmclk 和 是 近似 用: (4
×
10
11
)/dmclk.
7
频率 回馈 的 模数转换器 量过的 和 输入 在 音频的 涉及 水平的 (这 输入 水平的 那 生产 一个 输出 水平的 的
–
10 dbm0), 和 38 db 前置放大器
绕过 和 输入 增益 的 0 db.
8
测试 情况: 非 加载 在 数字的 输入, 相似物 输入 交流-结合 至 地面.
规格 主题 至 改变 没有 注意.
表格 i. 电流 summary (avdd = dvdd = 3.3 v)
总的
电流 MCLK
情况 (最大值) SE 在 Comments
adcs 仅有的 在 25 1 Yes refout 无能
refcap 仅有的 在 1.0 0 非 refout 无能
refcap 和 refout 仅有的 在 3.5 0 非
所有 sections 在 26.5 1 Yes refout 使能
所有 sections 止 1.0 0 Yes mclk 起作用的 水平 equal 至 0 v 和 dvdd
所有 sections 止 0.05 0 非 数字的 输入 静态的 和 equal 至 0 v 或者 dvdd
这 在之上 值 是 在 毫安 和 是 典型 值 除非 否则 指出. mclk = 16.384 mhz; sclk = 16.384 mhz.
定时 特性
限制 在
参数 T
一个
=
–
40
c 至 +85
C 单位 描述
时钟 信号 看 图示 1.
t
1
61 ns 最小值 mclk 时期
t
2
24.4 ns 最小值 mclk 宽度 高
t
3
24.4 ns 最小值 mclk 宽度 低
串行 端口 看 计算数量 3 和 4.
t
4
t
1
ns 最小值 sclk 时期
t
5
0.4
×
t
1
ns 最小值 sclk 宽度 高
t
6
0.4
×
t
1
ns 最小值 sclk 宽度 低
t
7
20 ns 最小值 sdi/sdifs 建制 在之前 sclk 低
t
8
0 ns 最小值 sdi/sdifs 支撑 之后 sclk 低
t
9
10 ns 最大值 sdofs 延迟 从 sclk 高
t
10
10 ns 最大值 sdofs 支撑 之后 sclk 高
t
11
10 ns 最大值 sdo 支撑 之后 sclk 高
t
12
10 ns 最大值 sdo 延迟 从 sclk 高
t
13
30 ns 最大值 sclk 延迟 从 mclk
(avdd = 2.7 v 至 3.6 v; dvdd = 2.7 v 至 3.6 v; agnd = dgnd = 0 v; t
一个
= t
MlN
至 t
最大值
, 除非 其它-
wise 指出.)
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