rev. 0
AD73360L
–6–
管脚 函数 描述
管脚 非. Mnemonic 函数
1 VINP2 相似物 输入 至 这 积极的 终端 的 输入 频道 2.
2 VINN2 相似物 输入 至 这 负的 终端 的 输入 频道 2.
3 VINP1 相似物 输入 至 这 积极的 终端 的 输入 频道 1.
4 VINN1 相似物 输入 至 这 负的 终端 的 输入 频道 1.
5 REFOUT 缓冲 输出 的 这 内部的 涉及, 这个 有 一个 名义上的 值 的 1.2 v.
6 REFCAP 涉及 电压 为 adcs. 一个 绕过 电容 至 agnd2 的 0.1
µ
f 是 必需的 为 这 在-碎片
涉及. 这 电容 应当 是 fixed 至 这个 管脚. 这 内部的 涉及 能 是 过载 用 一个
外部 涉及 连接 至 这个 管脚 如果 必需的.
7 AVDD2 相似物 电源 供应 连接.
8 AGND2 相似物 地面/基质 连接.
9 DGND 数字的 地面/基质 连接.
10 DVDD 数字的 电源 供应 连接.
11
重置
起作用的 低-重置 信号. 这个 输入 resets 这 全部 碎片, resetting 这 控制 寄存器 和 clearing
这 数字的 电路系统.
12 SCLK 输出 串行 时钟, 谁的 比率 确定 这 串行 转移 比率 至/从 这 ad73360l. 它 是 使用
至 时钟 数据 或者 控制 信息 至 和 从 这 串行 端口 (sport). 这 频率 的 sclk 是
equal 至 这 频率 的 这 主控 时钟 (mclk) 分隔 用 一个 integer 号码
—
这个 integer num-
ber 正在 这 产品 的 这 外部 主控 时钟 比率 分隔物 和 这 串行 时钟 比率 分隔物.
13 MCLK 主控 时钟 输入. mclk 是 驱动 从 一个 外部 时钟 信号.
14 SDO 串行 数据 输出 的 这 ad73360l. 两个都 数据 和 控制 信息 将 是 输出 在 这个
管脚 和 是clocked 在 这 积极的 边缘 的 sclk. sdo 是 在 三-状态 当 非 信息 是 正在
transmitted 和 当 se 是 低.
15 SDOFS framing 信号 输出 为 sdo 串行 transfers. 这 框架 同步 是 一个 位 宽 和 它 是 起作用的 一个
sclk 时期 在之前 这 第一 位 (msb) 的 各自 输出 文字. sdofs 是 关联 至 这 积极的
边缘 的 sclk. sdofs 是 在 三-状态 当 se 是 低.
16 SDIFS framing 信号 输入 为 sdi 串行 transfers. 这 框架 同步 是 一个-位 宽 和 它 是 有效的 一个
sclk 时期 在之前 这 第一 位 (msb) 的 各自 输入 文字. sdifs 是 抽样 在 这 负的 边缘 的
sclk 和 是 ignored 当 se 是 低.
17 SDI 串行 数据 输入 的 这 ad73360l. 两个都 数据 和 控制 信息 将 是 输入 在 这个 管脚 和
是 clocked 在 这 负的 边缘 的 sclk. sdi 是 ignored 当 se 是 低.
18 SE sport 使能. 异步的 输入 使能 管脚 为 这 sport. 当 se 是 设置 低 用 这 dsp, 这
输出 管脚 的 这 sport 是 三-陈述 和 这 输入管脚 是 ignored. sclk 是 也 无能 inter-
nally 在 顺序 至 decrease电源 消耗. 当 se 是 brought 高, 这 控制 和 数据 寄存器 的
这 sport 是 在 它们的 原来的值 (在之前 se 是 brought 低); 不管怎样, 这 定时 counters 和
其它 内部的 寄存器 是 在 它们的 重置 值.
19 AGND1 相似物 地面 连接.
20 AVDD1 相似物 电源 供应 连接.
21 VINP6 相似物 输入 至 这 积极的 终端 的 输入 频道 6.
22 VINN6 相似物 输入 至 这 负的 终端 的 输入 频道 6.
23 VINP5 相似物 输入 至 这 积极的 终端 的 输入 频道 5.
24 VINN5 相似物 输入 至 这 负的 终端 的 输入 频道 5.
25 VINP4 相似物 输入 至 这 积极的 终端 的 输入 频道 4.
26 VINN4 相似物 输入 至 这 负的 终端 的 输入 频道 4.
27 VINP3 相似物 输入 至 这 积极的 终端 的 输入 频道 3.
28 VINN3 相似物 输入 至 这 负的 终端 的 输入 频道 3.
: 点此下载
