rev. 0
AD73360L
–4–
t
3
t
2
t
1
图示 1. mclk 定时
至 输出
管脚
2.1v
100
一个
100
一个
I
OL
I
OH
C
L
15pF
图示 2. 加载 电路 为 定时 规格
t
3
t
1
t
2
t
13
*
sclk 是 individually 可编程序的
在 频率 (mclk/4 显示 here).
t
4
t
5
t
6
MCLK
SCLK
*
图示 3. sclk 定时
t
11
t
7
t
9
t
10
t
12
t
7
t
8
se (i)
sclk (o)
sdifs (i)
sdi (i)
sdofs (o)
sdo (o)
三-
状态
三-
状态
三-
状态
D15 D2 D1 D0 D14
D15D1D14D15
D15
t
8
D0
图示 4. 串行 端口 (sport)
V
在
–
dBm0
–85 5–75 –65 –55 –45 –35 –25 –15 –5
80
70
–10
s/(n+d) – db
30
20
10
0
50
40
60
3.17
图示 5. s/(n+d) vs. v
在
(模数转换器 @ 3 v) 在 voiceband
带宽 (300 hz–3.4 khz)