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规格
ispgdx160v/va
描述 (持续)
建立 在 各自 i/o cell. 各自 输出 有 单独的, pro-
grammable i/o 触发-状态 控制 (oe), 输出 获得 时钟
(clk), 时钟 使能 (clken), 和 二 多路调制器 con-
trol (mux0 和 mux1) 输入. 极性 为 这些 信号
是 可编程序的 为 各自 i/o cell. 这 mux0 和 mux1
输入 控制 一个 快 4:1 mux, 准许 动态 选择
的 向上 至 四 信号 来源 为 一个 给 输出. 一个 wider
16:1 mux 能 是 执行 和 这 mux expander
特性 的 各自 i/o 和 一个 传播 延迟 增加 的
2.0ns. oe, clk, clken, 和 mux0 和 mux1 输入
能 是 驱动 直接地 从 选择 sets 的 i/o 管脚.
optional 专心致志的 时钟 输入 管脚 给 最小 时钟-
至-输出 延迟. clk 和 clken share 这 一样 设置 的
i/o 管脚. clken 使不能运转 这 寄存器 时钟 当
clken = 0.
通过 在-系统 程序编制, 连接 在
i/o 管脚 和 architectural 特性 (latched 或者 注册
输入 或者 输出, 输出 使能 控制, 等.) 能 是
定义. 在 keeping 和 它的 数据 path 应用 focus,
这 ispgdxv 设备 包含 非 可编程序的 逻辑
arrays. 所有 输入 管脚 包含 施密特 触发 缓存区 为
噪音 免除. 这些 连接 是 编写程序
在 这 设备 使用 非-易变的 e
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cmos 技术.
非-易变的 技术 意思 这 设备 配置
是 saved 甚至 当 这 电源 是 移除 从 这
设备.
在 增加, 那里 是 非 管脚-至-管脚 routing constraints 为
1:1 或者 1:n 信号 routing. 那 是,
任何
i/o 管脚 配置
作 一个 输入 能 驱动 一个 或者 更多 i/o 管脚 配置 作
输出.
这 设备 管脚 也 有 这 能力 至 设置 输出 至
fixed 高 或者 低 逻辑 水平 (跳越者 或者 插件 转变
模式). 设备 输出 是 指定 为 24ma 下沉 和
12ma 源 电流 (在 电子元件工业联合会 lvttl 水平) 和 能
是 系 一起 在 并行的 为 更好 驱动. 在 这
ispgdxva, 各自 i/o 管脚 是 individually 可编程序的 为
3.3v 或者 2.5v 输出 水平 作 描述 后来的. 程序-
mable 输出 回转 比率 控制 能 是 定义
independently 为 各自 i/o 管脚 至 减少 整体的 地面
bounce 和 切换 噪音.
所有 i/o 管脚 是 配备 和 ieee1149.1-一致的
boundary scan 测试 电路系统 为 增强 testability. 在
增加, 在-系统 程序编制 是 supported 通过
这 测试 进入 端口 通过 一个 特定的 设置 的 private com-
mands.
这 ispgdxv i/os 是 设计 至 承受
“
live inser-
tion
”
系统 环境. 这 i/o 缓存区 是 无能
在 电源-向上 和 电源-向下 循环. 当 设计-
ing 为
“
live 嵌入,
”
绝对 最大 比率 情况
为 这 vcc 和 i/o 管脚 必须 安静的 是 符合.
表格 1. ispgdxv 家族 members
ispgdxv/va 设备
ispgdx160v/va
i/o 管脚 160
i/o-oe inputs* 40
i/o-clk / clken inputs* 40
i/o-muxsel1 inputs* 40
i/o-muxsel2 inputs* 40
bscan 接口 4
重置
1
管脚 计数/包装 208-管脚 pqfp
208-球 fpbga
272-球 bga
* 这 clk/clk_en, oe, mux0 和 mux1 terminals 在 各自 i/o cell 能 各自 是 assigned 至
25% 的 这 i/os.
** global 时钟 管脚 y0, y1, y2 和 y3 是 多路复用 和 clken0, clken1, clken2 和
clken3 各自 在 所有 设备.
TOE
1
专心致志的 时钟 pins** 4
EPEN 1
80
20
20
20
20
4
1
100-管脚 tqfp
1
2
1
240
60
60
60
60
4
1
388-球 fpbga
1
4
1
ispGDX80VA ispGDX240VA
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