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规格
ispgdx160v/va
Architecture
这 ispgdxv/va architecture 是 不同的 从 传统的
pld architectures, 在 keeping 和 它的 唯一的 应用
focus. 这 块 图解 是 显示 在下. 这 程序-
mable interconnect 组成 的 一个 单独的 global routing
pool (grp). 不像 isplsi 设备, 那里 是 非 pro-
grammable 逻辑 arrays 在 这 设备. 控制 信号 为
oes, clocks/时钟 使能 和 mux 控制 必须
来到 从 designated sets 的 i/o 管脚. 这 极性 的
这些 信号 能 是 independently 编写程序 在 各自
i/o cell.
各自 i/o cell 驱动 一个 唯一的 管脚. 这 oe 控制 为 各自
i/o 管脚 是 独立 和 将 是 驱动 通过 这 grp 用
一个 的 这 designated i/o 管脚 (i/o-oe 设置). 这 i/o-oe
设置 组成 的 25% 的 这 总的 i/o 管脚. boundary scan
测试 是 supported 用 专心致志的 寄存器 在 各自 i/o 管脚.
在-系统 程序编制 是 accomplished 通过 这
标准 boundary scan 协议.
这 各种各样的 i/o 管脚 sets 是 也 显示 在 这 块
图解 在下. 这 一个, b, c, 和 d i/o 管脚 是 grouped
一起 和 一个 组 每 一侧.
i/o architecture
各自 i/o cell 包含 一个 4:1 动态 mux 控制 用
二 选择 线条 作 好 作 一个 4x4 crossbar 转变 con-
trolled 用 软件 为 增加 routing flexiability (图示
1). 这 四 数据 输入 至 这 mux (called m0, m1, m2,
和 m3) 来到 从 i/o 信号 在 这 grp 和/或者
调整 i/o cells. 各自 mux 数据 输入 能 进入 一个
quarter 的 这 总的 i/os. 为 例子, 在 一个 160 i/o
ispgdxv, 各自 数据 输入 能 连接 至 一个 的 40 i/o
管脚. mux0 和 mux1 能 是 驱动 用 designated i/o
管脚 called muxsel1 和 muxsel2. 各自 muxsel 输入
覆盖 25% 的 这 总的 i/o 管脚 (e.g. 40 输出 的 160). mux0
和 mux1 能 是 驱动 从 也 muxsel1 或者 muxsel2.
图示 1. ispgdxv/va i/o cell 和 grp detail (160 i/o device)
i/ocell 0
i/o cell 1
i/o cell 78
i/o cell 79
80 i/o cells
Boundary
scan cell
绕过 选项
i/o cell n
寄存器
或者 获得
i/o
管脚
prog.
拉-向上
(vccio)
prog. 回转 比率
D
一个
B
CLK
重置
Q
4-至-1 mux
160 输入 grp
输入 vertical
输出 horizontal
i/o cell 159
i/o cell 158
i/o cell 81
M0
i/o 组 一个
i/o 组 b
i/o 组 c
i/o 组 d
M1
4x4
Crossbar
转变
M2
M3
MUX1MUX0
Global
重置
i/o cell 80
•
•
•
•
•
•
•
•
•
80 i/o cells
ispgdxv/va architecture 增强 在 ispgdx (5v)
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•
•
E
2
CMOS
可编程序的
Interconnect
逻辑
“
0
”
逻辑
“
1
”
160 i/o 输入
C
R
y0-y3
Global
clocks /
时钟_使能
prog.
总线 支撑
获得
clk_en
从 mux 输出
的 2 调整 i/o cells
从 mux 输出
的 2 调整 i/o cells
至 2 调整
i/o cells 在之上
至 2 调整
i/o cells 在下
prog. 打开 流
2.5v/3.3v 输出
•
•
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N+1
N+2
n-1
n-2
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