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半导体 公司
VITESSE
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初步的 数据 薄板
VSC7212
gigabit interconnect 碎片
页 2
g52268-0, rev 3.3
04/10/01
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VITESSE
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Notation
差别的 信号 (i.e., ptx+ 和 ptx-) 将 是 涉及 至 作 一个 单独的 信号 (i.e., ptx) 用 dropping
涉及 至 这
“
+
”
和
“
-
”
. refclk 谈及 至 这 单独的-结束 ttl 或者 差别的 pecl 输入 一双
refclkp/refclkn, whichever 是 使用.
时钟 synthesizer
取决于 在 这 状态 的 这 双 输入, 这 vsc7212 时钟 synthesizer multiplies 这 涉及
频率 提供 在 这 refclk 输入 用 10 (双 是 低) 或者 20 (双 是 高) 至 达到 一个 波特
比率 时钟 在 0.98ghz 和 1.36ghz. 这 在-碎片 pll 使用 一个 单独的 外部 0.1µf capacitor, 连接
在 cap0 和 cap1, 至 控制 这 循环 过滤. 这个 电容 应当 是 一个 multilayer 陶瓷的 dielectric,
或者 更好的, 和 在 least 一个 5v working 电压 比率 和 一个 好的 温度 系数; npo 是 preferred 但是
x7r 将 是 可接受的. 这些 电容 是 使用 至 降低 这 impact 的 一般模式 噪音 在 这 时钟
乘法器 单位, 特别 电源 供应 噪音. 高等级的 值 电容 提供 更好的 robustness 在 系统.
npo 是 preferred 因为 如果 一个 x7r 电容 是 使用, 这 电源 供应 噪音 敏锐的 将 相异 和
温度. 为 最好的 噪音 免除, 这 设计者 将 使用 一个 三 电容 电路 和 一个 差别的
电容 在 cap0 和 cap1, c1, 一个 电容 从 cap0 至 地面, c2, 和 一个 电容 从 cap1 至
地面, c3. 大 值 是 更好的 但是 0.1µf 是 足够的. however, 如果 这 设计者 不能 使用 一个 三 电容
电路, 一个 单独的 差别的 电容, c1, 是 足够的. 这些 组件 应当 是 分开的 从 嘈杂的 traces.
图示 1: 循环 过滤 电容 (最好的 电路)
这 refclk 信号 能 是 也 单独的-结束 ttl 或者 差别的 lvpecl. 如果 ttl, 连接 这 ttl
输入 至 refclkp 但是 leave refclkn 打开. 如果 lvpecl, 连接 这 输入 至 refclkp 和 refclkn.
内部的 偏置 电阻器 sets 这 恰当的 直流 水平的 至 v
DD
/2.
CAP0
CAP1
C1
C2
C3
VSC7216
c1=c2=c3= >0.1µf
multilayer 陶瓷的
表面 挂载
npo (preferred) 或者 x7r
5v working 电压 比率
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