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半导体 公司
VITESSE
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初步的 数据 薄板
VSC7212
gigabit interconnect 碎片
页 4
g52268-0, rev 3.3
04/10/01
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VITESSE
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一个 类似的 situation exists 当 tbc 是 使用 至 定义 一个 数据 eye; 仅有的 这 rising edges 的 tbc 是 使用 至
定义 这 外部 数据 定时. 这 内部的 时钟 起作用的 edges 是 放置 在 90
×
和 270
×
点 在
consecutive tbc rising edges (这个 是 assumed 至 是 360
×
apart).
图示 2: transmit 定时,
tmode(2:0)
= 000
图示 3: transmit 定时,
tmode(2:0)
= 10x
图示 4: transmit 定时,
tmode(2:0)
= 11x (“asic-friendly” 定时)
REFCLK
(双 = 0)
Va l id
c/d
Valid Valid
t(7:0)
WSEN
REFCLK
(双 = 1)
Valid
c/d
Va li d Va li d
t(7:0)
WSEN
TBC
Va li d
c/d
Va l id Va l id
t(7:0)
WSEN
TBC
0
o
90
o
180
o
270
o
360
o