VITESSE
半导体 公司
数据 薄板
VSC8113
atm/sonet/sdh 622 mb/s transceiver mux/demux
和 整体的 时钟 一代 和 时钟 恢复
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VITESSE
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g52154-0, rev 4.2
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分割 loopback
设备 和 facility loopback 模式 能 是 使能 同时发生地. 在 这个 情况, 高-速 串行 数据
received (rxdatain) 和 received/recovered 时钟 是 mux’d 通过 至 这 高-速 串行 输出
(txdataout) 和 (txclkout). 这 低-速 transmit 字节 宽 总线(txin[7:0]) 和 (txlsckin) 是
mux’d 在 这 低-速 字节 宽 receive 输出 总线 (rxout[7:0]) 和 (rxlsckout). 看 图示 5.
图示 5: 分割 loopback datapath
循环 定时
looptim0 模式 bypasses 这 cmu 当 这 looptim0 输入 是 asserted 高. 在 这个 模式 这 cmu
是 绕过 用 使用 这 receive 时钟 (rxclkin), 和 这 全部 部分 是 synchronously clocked 从 一个 单独的
外部 源.
looptim1 模式 bypasses 这 refclk 输入 和 使用 这 分隔-用-8 版本 的 这 receive 时钟 作 这
涉及 输入 至 这 cmu. 这个 模式 是 选择 用 asserting 这 looptim1 输入 高. 这 部分 是 强迫
输出 的 这个 模式 如果 它 是 在 这 丧失 的 信号 状态 或者 在 设备 loopback 至 阻止 这 cmu 从 feeding
它的 自己的 时钟 后面的.
时钟 综合
这 vsc8113 使用 一个 整体的 阶段-锁 循环 (pll) 为 时钟 综合 的 这 622mhz 高 速
时钟 使用 为 serialization 在 这 传输者 部分. 这 pll 是 包括 的 一个 阶段-频率 探测器
(pfd), 一个 integrating 运作 放大器 和 一个 电压 控制 振荡器 (vco) 配置 在 classic 喂养-
后面的 系统. 这 pfd 比较 这 选择 分隔 向下 版本 的 这 622mhz vco (选择 管脚 b0-b2
选择 分隔-用 ratios 的 8, 12, 16 和 32, 看 表格 12) 和 这 涉及 clock. 这 积分器 提供 一个 trans-
fer 函数 在 输入 阶段 错误 和 输出 电压 控制. 这 vco portion 的 这 pll 是 一个 电压 con-
trolled 环绕-振荡器 和 一个 中心 频率 的 622mhz.
这 有反应的 elements 的 这 积分器 是 located 止-碎片 和 是 连接 至 这 反馈 循环 的 这
放大器 通过 这 cp1, cp2, cn1 和 cn2 管脚. 这 配置 的 这些 外部 表面 挂载
电容 是 显示 在 图示 6. 表格 1 显示 这 推荐 外部 电容 值 为 这 configurable
涉及 发生率.
D
Q
D
Q
1:8
串行 至
并行的
Q
D
RXDATAIN
TXDATAOUT
rxout[7:0]
Q
D
8:1
并行的 至
串行
txin[[7:0]
0
1
CRU
RXCLKIN
TXCLKOUT
TXLSCKIN
RXLSCKOUT
DSBLCRU
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