g52154-0, rev 4.2
VITESSE
半导体 公司
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数据 薄板
VSC8113
atm/sonet/sdh 622 mb/s transceiver mux/demux
和 整体的 时钟 一代 和 时钟 恢复
好的 相似物 设计 practices 应当 是 应用 至 这 板 设计 为 这些 外部 组件. tightly
控制 相似物 地面 和 电源 平面 应当 是 提供 为 这 pll portion 的 这 电路系统. 这 dedi-
cated pll 电源 (vddana) 和 地面 (vssana) 管脚 应当 有 安静 供应 平面 至 降低 jitter
一代 在里面 这 时钟 综合 单位. 这个 是 accomplished 用 也 使用 一个 ferrite bead 或者 一个 c-l-c choke
(
π
过滤) 在 这 (vddana) 电源 管脚. 便条: vitesse 推荐 一个 (
π
过滤) c-l-c choke 在 使用 一个 ferrite
bead. 所有 地面 平面 应当 是 系 一起 使用 多样的 vias.
这 vsc8113 特性 一个 锁 发现 函数 为 这 cmu, called “cmulockdet”. 它 发生 低
going 脉冲 当 这 cmu 是 锁 至 这 新当选的 refclk. 这个 是 accomplished 用 comparing 这 阶段
的 这 synthesized 时钟 至 这 涉及 时钟. 如果 这 “cmulockdet” 输出 仍然是 高 为 >
10
µ
s, 这
cmu 是 锁.
涉及 clocks
至 改进 jitter 效能 和 至 提供 flexibility, 一个 额外的 差别的 pecl 涉及 时钟
输入 是 提供. 这个 涉及 时钟 是 内部 xnor’d 和 一个 ttl 涉及 时钟 输入 至 发生 这
涉及 为 这 cmu. vitesse 推荐 使用 这 差别的 pecl 输入 和 tieing 这 unused ttl 谈及-
ence 时钟 低. 如果 这 ttl 涉及 时钟 是 使用 这 积极的 一侧 的 这 差别的 pecl 涉及 时钟
“refclkp+” 应当 是 系 至 地面. “refclkp+/-” 是 内部 片面的 和 在-碎片 电阻器 至 1.65
伏特, 看 图示 14 为 图式 的 内部的 偏置 的 差别的 i/o’s.
这 cru 有 这 选项 的 也 使用 这 cmu’s 涉及 时钟 或者 它的 自己的 独立 涉及 时钟
“crurefclk”. 如果 这 cmu 涉及 时钟 是 使用, 它 必须 是 78mhz. 这个 是 accomplished 和 这 控制
信号 “crurefsel”. 这 “crurefclk” 应当 是 使用 如果 这 系统 是 正在 运作 在 也 一个 regener-
ation 或者 looptiming 模式. 在 也 的 这些 模式 这 质量 的 这 “crurefclk” 是 不 一个 concern, 因此 它
能 是 驱动 用 一个 简单的 77.76mhz 结晶, 这 关键 是 它的’ 独立 的 这 cmu’s 涉及 clock.
表格 1: 推荐 外部 电容 值
涉及
频率
[MHz]
分隔 比率 CP CN 类型 大小 至l.
19.44 32 0.1 0.1 X7R 0603/0803 +/-10%
38.88 16 0.1 0.1 X7R 0603/0803 +/-10%
51.84 12 0.1 0.1 X7R 0603/0803 +/-10%
77.76 8 0.1 0.1 X7R 0603/0803 +/-10%
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