VITESSE
半导体 公司
数据 薄板
VSC8140
2.48832gb/s 16:1 sonet/sdh
transceiver 和 整体的 时钟 发生器
页 8
VITESSE
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g52251-0, rev. 4.0
图示 11: 设备 loopback 数据 path
图示 12: 分割 loopback datapaths
分割 loopback
设备 和 facility loopback 模式 能 是 使能 同时发生地. 在 这个 情况, 高-速 串行 数据
received (rxin) 和 时钟 (rxclkin) 是 muxed 通过 至 这 高-速 串行 输出 (txout 和
txclkout). 这 低-速 16-位 transmit stream (txin[15:0]) 是 muxed 在 这 low-speed 16-bit receive
输出 stream (rxout[15:0]). 看 图示 12.
Looptiming
looptim0 模式 bypasses 这 pll 当 looptim0 是 asserted 高. 在 这个 模式, 这 pll 是 绕过
使用 这 receive 高-速 时钟 (rxclkin), 和 这 全部 部分 是 synchronously clocked 从 一个 单独的
外部 源.
RXCLK32O
RXCLKIN+
rxclkin-
TXOUT+
txout-
q d
EQULOOP
d q
RXIN+
rxin-
TXCLKOUT+
txclkout-
1
1
0
0
16:1 并行的 至
1:16 串行 至
并行的
rxout[15:0]
RXCLK16O
TXCLK16O
txin[15:0]
TXCLK16I
串行
2.48832ghz
PLL
RXCLK32O
EQULOOP
1
1
0
0
16:1 并行的 至
1:16 串行 至
并行的
rxout[15:0]
RXCLK16O
TXCLK16O
txin[15:0]
TXCLK16I
2.48832ghz
PLL
RXCLKIN+
rxclkin-
TXOUT+
txout-
q d
FACLOOP
d q
RXIN+
rxin-
TXCLKOUT+
txclkout-
1
0
1
0
串行
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