VITESSE
半导体 公司
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数据 薄板
VSC8140
2.48832gb/s 16:1 sonet/sdh
transceiver 和 整体的 时钟 发生器
g52251-0, rev. 4.0
图示 10: facility loopback 数据 path
facility loopback
这 facility loopback 函数 是 控制 用 这 facloop 信号. 当 这 facloop 信号 是 设置
高, 这 facility loopback 模式 是 使活动 和 这 高-速 串行 receive 数据 (rxin) 是 提交 在 这
高-速 transmit 输出 (txout), 作 depicted 在 图示 10. 在 增加, 这 high-speed receive 时钟 输入
(rxclki) 是 选择 和 提交 在 这 高-速 transmit 时钟 输出 (txclkout). 在 facility 循环-
后面的 模式, 这 高-速 receive 数据 (rxin) 是 也 转变 至 并行的 数据 和 提交 在 这 低-速
receive 输出 管脚 (rxout[15:0]). 这 receive 时钟 (rxclkin) 是 也 分隔 向下 和 提交 在 这
低-速 时钟 输出 (rxclk16o).
设备 loopback 数据 path
这 设备 loopback 函数 是 控制 用 这 equloop 信号, 这个 是 起作用的 高. 当 这
设备 loopback 模式 是 使活动, 这 高-速 transmit 数据 发生 从 这 并行的 至 串行 con-
版本 的 这 低-速 数据 (txin[15:0]) 是 选择 和 转变 后面的 至 并行的 数据 在 这 接受者 秒-
tion 和 提交 在 这 低-速 并行的 数据 输出 (rxout[15:0]), 作 显示 在 图示 11. 这 内部
发生 oc-48 时钟 是 使用 至 发生 这 低-速 receive 输出 clocks (rxclk16o 和
rxclk16_32o). 在 设备 loopback 模式, 这 transmit 数据 (txin[15:0]) 是 serialized 和 提交 在
这 高-速 输出 (txout) along 和 这 高-速 transmit 时钟 (txclkout) 这个 是 发生 用
这 在-碎片 pll.
RXCLKIN+
rxclkin-
TXOUT+
txout-
2.48832ghz
PLL
q d
FACLOOP
d q
RXIN+
rxin-
TXCLKOUT+
txclkout-
1
0
1
0
16:1 并行的 至
串行
1:16 串行 至
并行的
rxout[15:0]
RXCLK16O
RXCLK32O
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