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¡ 半导体
msm80c85ahrs/gs/js
函数的 描述
这 msm80c85ah 是 一个 完全 8-位 并行的 central 处理器. 它 是 设计 和 硅 门
c-mos 技术 和 需要 一个 单独的 +5 volt 供应. 它的 基本 时钟 速 是 5 mhz, 因此
improving 在 这 呈现 msm80c85a's 效能 和 高等级的 系统 速 和 电源
向下 模式. 也 它 是 设计 至 合适 在 一个 最小 系统 的 二 ic's: 这 cpu
(msm80c85ah), 和 一个 内存/io (msm81c55-5)
这 msm80c85ah 有 twelve addressable 8-位 寄存器 pairs. 六 其他 能 是 使用
interchangeably 作 8-位 寄存器 或者 16-位 寄存器 pairs. 这 msm80c85ah 寄存器 设置 是 作
跟随:
PC
16-位 地址
8-位
¥
6 或者 16-位
¥
3
bc, de, hl
SP
16-位 地址
5 flags (8-位 空间)
flags 或者 f
程序 计数器
acc 或者 一个
8-位
Accumulator
Mnemonic
内容
寄存器
一般-目的 寄存器; 数据 pointer (hl)
堆栈 pointer
标记 寄存器
这 msm80c85ah 使用 一个 多路复用 数据 总线. 这 地址 是 spilt 在 这 高等级的 8-位
地址 总线 和 这 更小的 8-位 地址/数据 总线. 在 这 第一 t 状态 (时钟 cycle) 的 一个
机器 循环 这 低 顺序 地址 是 sent 输出 在 这 地址/数据 总线. 这些 更小的 8-位
将 是 latched externally 用 这 地址 获得 使能 信号 (ale). 在 这 rest 的 这
机器 循环 这 数据 总线 是 使用 为 mamory 或者 i/o 数据.
这 msm80c85ah 提供
RD
,
WR
, s
0
, s
1
, 和 io/
M
信号 为 总线 控制. 一个 中断
acknowledge 信号 (
INTA
) 是 也 提供. 支撑 和 所有 中断 是 同步 和
这 处理器's 内部的 时钟. 这 msm80c85ah 也 提供 串行 输入 数据 (sid) 和
串行 输出 数据 (sod) 线条 为 一个 简单的 串行 接口.
在 增加 至 这些 特性, 这 msm80c85ah 有 三 maskable, vector 中断 管脚, 一个
nonmaskable trap 中断 和 电源 向下 模式 和 halt 和 支撑.
中断 和 串行 i/o
这 msm80c85ah 有 5 中断 输入: intr, rst 5.5 rst 6.5, rst 7.5, 和 trap. intr 是
完全同样的 在 函数 至 这 8080a int. 各自 的 这 三 重新开始 输入, 5.5, 6.5, 和 7.5, 有
一个 可编程序的 掩饰. trap 是 也 一个 重新开始 中断 但是 它 是 nonmaskable.
这 三 maskable 中断 导致 这 内部的 执行 的 重新开始 ( 节省 这 程序
计数器 在 这 堆栈 branching 至 这 重新开始 地址) 它 这 中断 是 使能 和 如果 这
中断 掩饰 是 不 设置. 这 nonmaskable trap 导致 这 内部的 执行 的 一个 重新开始
vector 独立 的 这 状态 的 这 中断 使能 或者 masks. (看 表格 1.)
那里 是 二 不同的 类型 的 输入 在 这 重新开始 中断. rst 5.5 和 rst 6.5 是 高
水平的-敏感的 像 intr (和 int 在 这 8080a) 和 是 公认的 和 这 一样 定时 作
intr. rst 7.5 是 rising 边缘-敏感的.
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