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architectural overview
这 xc4000 families 达到 高 速 通过 ad-
vanced 半导体 技术 和 通过 改进
architecture, 和 支持 系统 时钟 比率 的 向上 至 50
mhz. 对照的 至 older xilinx fpga families, 这 xc4000
families 是 更多 powerful, offering 在-碎片 内存 和
宽-输入 decoders. 它们 是 更多 多功能的 在 它们的
产品, 和 设计 循环 是 faster 预定的 至 一个 combi-
nation 的 增加 routing resources 和 更多 sophisti-
cated 软件. 和 last, 但是 不 least, 它们 更多 比
翻倍 这 有 complexity, 向上 至 这 20,000-门
水平的.
这 xc4000 families 有 16 members, ranging 在 com-
plexity 从 2,000 至 25,000 门.
逻辑 cell 排列 families
xilinx 高-密度 用户-可编程序的 门 arrays 在-
clude 三 主要的 configurable elements: configurable
逻辑 blocks (clbs), 输入/输出 blocks (iobs), 和 inter-
连接. 这 clbs 提供 这 函数的 elements
为 constructing 这 用户’s 逻辑. 这 iobs 提供 这
接口 在 这 包装 管脚 和 内部的 信号
线条. 这 可编程序的 interconnect resources 提供
routing paths 至 连接 这 输入 和 输出 的 这 clbs
和 iobs 面向 这 适合的 网络. customized
配置 是 established 用 程序编制 内部的 静态的
记忆 cells 那 决定 这 逻辑 功能 和 inter-
连接 执行 在 这 lca 设备.
这 第一 一代 的 lca 设备, 这 xc2000 家族,
是 introduced 在 1985. 它 featured 逻辑 blocks consisting
的 一个 combinatorial 函数 发生器 有能力 的 imple-
menting 4-输入 boolean 功能 和 一个 单独的 存储
元素. 这 xc2000 家族 有 二 members ranging 在
complexity 从 800 至 1500 门.
在 这 第二-一代 xc3000a lca 设备, intro-
duced 在 1987, 这 逻辑 块 是 expanded 至 执行
wider boolean 功能 和 至 包含 一个 第二 flip-
flop 在 各自 逻辑 块. today, 这 xc3000 设备 范围
在 complexity 从 1,300 至 10,000 usable 门. 它们
有 一个 最大 有保证的 toggle 频率 ranging
从 70 至 270 mhz, 相等的 至 最大 系统 时钟
发生率 的 向上 至 80 mhz.
这 第三 一代 的 lca 设备 更远 extends 这个
architecture 和 一个 还 更多 powerful 和 有伸缩性的 逻辑
块. i/o 块 功能 和 interconnection 选项
有 也 被 增强 和 各自 successive genera-
tion, 更远 扩展 这 范围 的 产品 那 能 是
执行 和 一个 lca 设备.
这个 第三-一代 architecture 形式 这 基准 的 这
xc4000 families 的 设备 那 特性 逻辑 densities 向上
至 25,000 usable 门 和 支持 系统 时钟 比率 的
向上 至 50 mhz. 这 使用 的 一个 先进的, sub-micron cmos
处理 技术 作 好 作 architectural 改进
contribute 至 这个 增加 在 fpga 能力. 不管怎样,
实现 这些 高 逻辑-密度 和 效能 水平
也 需要 新 和 更多 powerful automated 设计
tools. ic 和 软件 engineers collaborated 在 这
定义 的 这 第三-一代 lca architecture 至 满足
一个 重要的 效能 goal — 一个 fpga architecture
和 companion 设计 tools 为 完全地 自动
placement 和 routing 的 95% 的 所有 设计, 加 一个
便利的 方法 至 完全 这 remaining few 设计.
configurable 逻辑 blocks
一个 号码 的 architectural 改进 contribute 至 这
增加 逻辑 密度 和 效能 水平 的 这
xc4000 families. 这 大多数 重要的 一个 是 一个 更多
powerful 和 有伸缩性的 clb surrounded 用 一个 多功能的 设置 的
routing resources, 结果 在 更多 “effective 门 每
clb.” 这 principal clb elements 是 显示 在 图示 1.
各自 新 clb 也 packs 一个 一双 的 flip-flops 和 二
独立 4-输入 函数 发生器. 这 二 函数
发生器 提供 designers plenty 的 flexibility 因为
大多数 combinatorial 逻辑 功能 需要 较少 比 四
输入. consequently, 这 设计-软件 tools 能 deal
和 各自 函数 发生器 independently, 因此 improv-
ing cell 用法.
thirteen clb 输入 和 四 clb 输出 提供 进入
至 这 函数 发生器 和 flip-flops. 更多 比 翻倍
这 号码 有 在 这 xc3000 families, 这些 输入
和 输出 连接 至 这 可编程序的 interconnect
resources 外部 这 块. 四 独立 输入 是
提供 至 各自 的 二 函数 发生器 (f1 – f4 和
g1 – g4). 这些 函数 发生器, 谁的 输出 是
labeled f' 和 g', 是 各自 有能力 的 implementing 任何
arbitrarily 定义 boolean 函数 的 它们的 四 输入. 这
函数 发生器 是 执行 作 记忆 看-向上
tables; 因此, 这 传播 延迟 是 独立 的
这 函数 正在 执行. 一个 第三 函数 genera-
tor, labeled h', 能 执行 任何 boolean 函数 的 它的
三 输入: f' 和 g' 和 一个 第三 输入 从 外部 这
块 (h1). 信号 从 这 函数 发生器 能 exit
这 clb 在 二 输出; f' 或者 h' 能 是 连接 至 这
x 输出, 和 g' 或者 h' 能 是 连接 至 这 y 输出.
因此, 一个 clb 能 是 使用 至 执行 任何 二 independ-
ent 功能 的 向上-至-四 变量, 或者 任何 单独的 函数
的 five 变量, 或者 任何 函数 的 四 变量 一起
和 一些 功能 的 five 变量 , 或者 它 能 执行
甚至 一些 功能 的 向上 至 nine 变量. implementing
宽 功能 在 一个 单独的 块 减少 两个都 这 号码
的 blocks 必需的 和 这 延迟 在 这 信号 path, achiev-
ing 两个都 增加 密度 和 速.
这 二 存储 elements 在 这 clb 是 边缘-triggered
d-类型 flip-flops 和 一般 时钟 (k) 和 时钟 使能
(ec) 输入. 一个 第三 一般 输入 (s/r) 能 是 pro-
grammed 作 也 一个 异步的 设置 或者 重置 信号
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