hyb25d256[16/40/80]0c[e/c/f/t](l)
256 Mbit 翻倍-数据-比率 SDRAM
管脚 配置
数据 薄板 12 rev. 1.6, 2004-12
2 管脚 配置
这 管脚 配置 的 一个 ddr sdram 是 列表 用 函数 在
表格 4
(60 管脚). 这 abbreviations 使用 在 这
pin#/buffer# column 是 explained 在
表格 5
和
表格 6
各自. 这 管脚 numbering 为 fbga 是 depicted
在
图示 1
和 那 的 这 tsop 包装 在
图示 2
表格 4 管脚 配置 的 ddr sdram
ball#/pin# 名字 管脚
类型
缓存区
类型
函数
时钟 信号
g2, 45 CK I SSTL
时钟 信号
便条: ck 和 ck
是 差别的 clock 输入. 所有 地址 和
控制 输入 信号 是 抽样 在 这 越过 的 这
积极的 边缘 的 ck 和 负的 边缘 的 ck
. 输出 (读)
数据 是 关联 至 这 crossings 的 ck 和 ck
(两个都
方向 的 越过).
g3, 46 CK
I SSTL
complementary 时钟 信号
h3, 44 CKE I SSTL
时钟 使能 分级
便条: cke 高 activates, 和 cke 低 deactivates, 内部的
时钟 信号 和 设备 输入 缓存区 和 输出 驱动器.
带去 cke 低 提供 precharge 电源-向下 和 自
refresh 运作 (所有 banks idle), 或者 active 电源-向下
(行 起作用的 在 任何 bank). cke 是 同步的 为 电源
向下 entry 和 exit, 和 为 自 refresh entry. cke 是
异步的 为 自 refresh exit. cke 必须 是 maintained
高 全部地 读 和 写 accesses. 输入 缓存区,
excluding ck, ck
和 cke 是 无能 在 电源-
向下. 输入 缓存区, excluding cke, 是 无能 在 自
refresh. cke 是 一个 sstl_2 输入, 但是 将 发现 一个
lvcmos 低 水平的 之后
V
DD
是 应用 在 第一 电源 向上.
之后
V
REF
有 变为 稳固的 在 这 电源 在 和
initialization sequence, 它 必须 是 mantained 为 恰当的
运作 的 这 cke 接受者. 为 恰当的 自-refresh entry
和 exit,
V
REF
必须 是 mantained 至 这个 输入.
控制 信号
h7, 23 RAS
I SSTL
行 地址 strobe
g8, 22 CAS
I SSTL
column 地址 strobe
g7, 21 我们
I SSTL
写 使能
h8, 24 CS
I SSTL
碎片 选择
便条: 所有 commands 是 masked 当 cs
是 注册 高. cs
提供 为 外部 bank 选择 在 系统 和
多样的 banks. cs
是 考虑 部分 的 这 command 代号.
这 标准 引脚 包含 一个 cs
管脚.
地址 信号
j8, 26 BA0 I SSTL
bank 地址 总线 2:0
便条: ba0 和 ba1 定义 至 这个 bank 一个 起作用的, 读, 写
或者 precharge command 是 正在 应用. ba0 和 ba1 也
确定 如果 这 模式 寄存器 或者 扩展 模式 寄存器
是 至 是 accessed 在 一个 mrs 或者 emrs 循环.
j7, 27 BA1 I SSTL
: 点此下载
