MT8941B
数据 薄板
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zarlink 半导体 公司
输入-至-输出 阶段 relationship
这 非-纠正 window 大小 是 324 ns 为 dpll #1 和 32
µ
s 为 dpll #2. 它 是 可能 为 这 相关的 阶段 的
这 涉及 信号 至 摆动 inside 这 非-纠正window 取决于 在 它的 jitter 和 这 相关的 逐渐变化 的 这
主控 时钟. 作 一个 结果, 这 阶段 relationship between 这 输入 信号 和 这 output clocks (和 框架 脉冲波 在
情况 的 dpll #2) 将 相异 向上 至 一个 最大 的 window 大小. 这个 situation 是 illustrated 在 图示 4. 这 最大
阶段 变化 为 dpll #1 是 324 ns 和 为 dpll #2 它 是 32
µ
s. 不管怎样, 这个 阶段 区别 能 是 absorbed
用 这 输入 jitter 缓存区 的 zarlink’s t1/cept 设备.
这 非-纠正 window acts 作 一个 过滤 为 低 frequency jitter 和 wander 自从 这 dpll 做 不 追踪 这
涉及 信号 inside 它. 这 大小 的这 非-纠正 window 是 较少 比 或者equal 至 这 大小 的 这 输入 jitter
缓存区 在 这 t1 和 cept 设备 至 保证 那 非slip 将 出现 在 这 received t1/cept 框架.
这 电路 将 仍然是 在 synchronizati在 作 长 作 这 输入 频率 是在里面 这 锁-在 范围 的 这 dplls
(谈及 至 这 部分 在 “jitter 效能 和 锁-在range” 为 更远 详细信息). 这 锁-在 范围 是 宽 足够的
至 满足 这 ccitt 线条 比率 规格 (1.544 mhz
±
32 ppm 和 2.048 mhz
±
50 ppm) 为 这 高 capacity
terrestrial 数字的 维护.
这 阶段 抽样 是 完毕 once 在 一个 框架 (8 khz) 为 各自 dpll. 这 divisions 是 设置 在 8 和 193 为 dpll #1,
这个 locks 至 这 下落 边缘 的 这 输入 在 8 khz 至 generate t1 (1.544 mhz) 时钟.为 dpll #2, 这 divisions
是 设置 在 8 和 256 至 提供 这 cept/st-总线 时钟 在2.048 mhz 同步 至这 下落 边缘 的 这 输入
信号 (8 khz). 这 主控 时钟 源 是 specified 至 是 12.352 mhz 为 dpll #1 和 16.384 mhz 为 dpll #2
在 这 全部 temperature 范围 的 运作.
这 输入 ms0 至 ms3 是 使用 至 选择 这 运行 模式的 这 mt8941b, 看 tables 1 至 4. 所有 这 输出
是 控制 至 这 高 阻抗 情况 用 their 各自的 使能 控制. 这 uncommitted 与非 门 是
有 为 使用 在 产品 involving zarlink’s mt8976/ mh89760 (t1 接口) 和 mt8979/mh89790
(cept 接口).
模式 的 运作
这 运作 的 这 mt8941b 是 分类 在 主要的 模式 和 minor 模式. 这 主要的 模式 是 定义 为
两个都 dplls 用 这 模式 选择 管脚 ms0 和 ms1. 这 minor 模式 是 选择 用 管脚 ms2 和 ms3 和 是
适用 仅有的 至 dpll #2. 那里是 非 minor 模式 为 dpll #1.
主要的 模式 的 dpll #1
dpll #1 能 是 运作 在 三 主要的 模式 作 选择 用 ms0 和 ms1 (表格 1). 当 ms1 是 低, 它 是 在
正常的 模式, 这个 提供 一个 t1 (1.544 mhz) 时钟 signal 锁 至 这 下落 边缘 的 这 输入 框架 脉冲波
F0i
(8 khz). dpll #1 需要 一个 主控 时钟 输入 的 12.352 mhz (c12i). 在 这 第二 和 第三 主要的 模式
(ms1 是 高), dpll #1 是 设置 至 分隔 一个 外部1.544 mhz 或者 2.048 mhz 信号 应用 在 cvb (管脚 21). 这
分隔 能 是 设置 用 ms0 至 是 也 193 (低) 或者256 (高). 在 这些 模式, 这 8 khz 输出 在 c8kb 是
连接 内部 至 dpll #2, 这个 运作 在 单独的 时钟 模式.
主要的 模式 的 dpll #2
那里 是 四 主要的 模式 为 dpll #2 可选择的 用 ms0 和 ms1, 作 显示 在 表格 2. 在 所有 这些 模式
dpll #2 提供 这 cept pcm30 定时, 和 这 st-总线 时钟 和 framing 信号.
在 正常的 模式, dpll #2 提供 这 cept/st-总线 compatible 定时 信号 锁 至 这 下落 边缘 的 这
8 khz 输入 信号 (c8kb). 这些信号 是 4.096 mhz (c4o 和 c4b
) 和 2.048 mhz (c2o 和 c2o) clocks, 和
这 8 khz 框架 脉冲波 (f0b
) 获得 从 这 16.384 mhz 主控 时钟.这个 模式 能 是 这 一样 作 这 自由-
run 模式 如果 这 c8kb 管脚 是 系 至 v
DD
或者 v
SS
.
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