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ADS7813
二进制的 二’s complement
数字的 输出
表格 iii. 完美的 输入 电压 和 相应的 数字的 输出 为 二 一般 输入 范围.
描述 相似物 输入
全部-规模 范围
±
10V 0.5v 至 4.5v
least 重大的 位 (lsb) 305
µ
V61
µ
V
二进制的 代号 十六进制 代号
+full 规模 –1lsb 9.999695v 4.499939v 0111 1111 1111 1111 7FFF
Midscale 0V 2.5v 0000 0000 0000 0000 0000
midscale –1lsb –305
µ
V 2.499939
µ
V 1111 1111 1111 1111 FFFF
–full 规模 –10V 0.5v 10000 0000 0000 0000 8000
QD
S0
Q
更新 的 这 shift
寄存器 occurs just prior
至 busy rising
(1)
D
S1
QD
S2
QD
S14
QD
S15
Q
变换 寄存器
working 寄存器
转换器 核心
D
SOUT
QD
W0
Q
各自 flip-flop 在 the
working 寄存器 is
latched 作 the
转换 proceeds
D
W1
QD
W2
QD
W14
QD
W15
•••
延迟
数据
BUSY
DATACLK
CDAC
控制 逻辑
时钟
REF
ext/int
CONV
CS
便条: (1) 如果 ext/int 是 高 (外部 clock), dataclk 是 high, 和 cs 是 低 during
这个 时间, 这 变换 寄存器 将 不 是 updated 和 这 转换 结果 将 是 lost.
图示 3. 块 图解 的 这 ads7813’s 数字的 输入 和 输出.
读 数据
这 ads7813’s 数字的 输出 是 在 二进制的 二’s comple-
ment (btc) format. 表格 iii 显示 这 relationship 是-
tween 这 数字的 输出 文字 和 这 相似物 输入 电压
下面 完美的 情况.
图示 3 显示 这 relationship 在 这 各种各样的 数字的
输入, 数字的 输出, 和 内部的 逻辑 的 这 ads7813.
图示 4 显示 当 这 内部的 变换 寄存器 的 这
ads7813 是 updated 和 如何 这个 relates 至 一个 单独的 变换器-
sion 循环. 一起, 这些 二 计算数量 要点 输出 一个 非常
重要的 aspect 的 这 ads7813: 这 转换 结果 是
不 有 直到 之后 这 转换 是 完全. 这
implications 的 这个 是 discussed 在 这 下列的 sections.
图示 4. 定时 的 这 变换 寄存器 更新.
CONV
t
6
– t
25
t
25
BUSY
便条: 更新 的 这 内部的 变换 寄存器 occurs 在 the
shaded 区域. 如果 ext/int 是 高, 然后 dataclk
必须 是 低 或者 cs 必须 是 高 在 这个 时间.
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