M12L16161A
elite 半导体 记忆 技术 公司
p.
2
发行 日期
:
jan. 2000
修订
:
1.3u
函数的 块 图解
管脚 函数 描述
管脚 名字 输入 函数
CLK
系统 时钟
起作用的 在 这 积极的 going 边缘 至 样本 所有 输入.
CS
碎片 选择
使不能运转 或者 使能 设备 运作 用 masking 或者 enabling 所有 输入 除了
clk, cke 和 l(u)dqm.
CKE
时钟 使能
masks 系统 时钟 至 freeze 运作 从 这 next 时钟 循环.
cke 应当 是 使能 在 least 一个 循环 较早的 至 新 command.
使不能运转 输入 缓存区 为 电源 向下 在 备用物品.
a0 ~ a10/ap
地址
行 / column 地址 是 多路复用 在 这 一样 管脚.
行 地址 : ra0 ~ ra10, column 地址 : ca0 ~ ca7
BA
bank 选择 地址
选择 bank 至 是 使活动 在 行 地址 获得 时间.
选择 bank 为 读/写 在 column 地址 获得 时间.
RAS
行 地址 strobe
latches 行 地址 在 这 积极的 going 边缘 的 这 clk 和
RAS
低.
使能 行 进入 &放大; precharge.
CAS
column 地址 strobe
latches column 地址 在 这 积极的 going 边缘 的 这 clk 和
CAS 低.
使能 column 进入.
我们
写 使能
使能 写 运作 和 行 precharge.
latches 数据 在 开始 从
CAS , 我们 起作用的.
l(u)dqm
数据 输入 / 输出 掩饰
制造 数据 输出 hi-z,
t
SHZ
之后 这 时钟 和 masks 这 输出.
blocks 数据 输入 当 l(u)dqm 起作用的.
DQ
0 ~ 15
数据 输入 / 输出
数据 输入/输出 是 多路复用 在 这 一样 管脚.
V
DD
/v
SS
电源 供应/地面
电源 和 地面 为 这 输入 缓存区 和 这 核心 逻辑.
bank 选择
数据 输入 寄存器
column 解码器
latency &放大; burst length
程序编制 寄存器
512k x 16
512k x 16
定时 寄存器
sense 放大
CLK
CKE
CS
RAS CAS 我们
l(u)dqm
LDQM
LWCBR
DQi
LDQM
LWE
col. 缓存区
LRAS
LCBR
LRAS LCBR
LWE
LCAS
CLK
ADD
LCKE
输出 缓存区
增加ress 寄存器
行 缓存区
refresh 计数器
行 解码器
i/o 控制
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