VITESSE
半导体 公司
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VITESSE
半导体 公司
数据 薄板
VSC8140
2.48832gb/s 16:1 sonet/sdh
transceiver 和 整体的 时钟 发生器
g52251-0, rev. 4.0
图示 2: enabling 先进先出 运作
图示 3: 直流 末端 的 低-速 lvpecl rxclk16o, rxclk16_32o, txclk16o 输出
图示 4: 直流 末端 的 低-速 lvpecl rxclk16o, rxclk16_32o, txclk16o 输出
最小 5 clk16 循环
先进先出 模式 运作
transparent 模式 运作
支持 重置 “low” 为 一个 最小 的 5 clk16 循环, 然后 设置 “high” 使能 先进先出 运作.
支持 重置 constantly “low” bypasses 这 先进先出 为 transparent 模式 运作.
pll 锁 至 涉及 时钟.
重置
VSC8140
Z
o
R2
R2
R1
R1
V
EE
V
CC
V
CC
r2 + v
EE
R1
R1+R2
= v
期
downstream
R1
||
r2 = z
O
Z
o
分割-终止 相等的 末端 是 z
O
至 v
期
r1 = 125
Ω
r2 = 83
Ω
, z
O
=50
Ω
, v
期
= v
CC
-2v
V
CC
-2v
r1 =50
Ω
VSC8140
Z
o
V
CC
-2v
r1 =50
Ω
downstream
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