10 介绍
这 DP8420A21A22A 是 CMOS 动态 内存 控制-
lers 那 包含 许多 先进的 特性 这个 包含
地址 latches refresh counter refresh clock row column
和 refresh 地址 multiplexer 延迟 line refreshaccess
arbitration 逻辑 和 高 电容的 drivers 这 程序-
mable 系统 接口 准许 任何 manufacturer’s 微观的-
处理器 或者 总线 至 直接地 接口 通过 这
DP8420A21A22A 至 DRAM arrays 向上 至 64 Mbytes 在
size
之后 电源 up 这 用户 必须 第一 重置 和 程序 这
DP8420A21A22A 在之前 accessing 这 DRAM 这 碎片
是 编写程序 通过 这 地址 bus
Reset
预定的 至 这 differences 在 电源 supplies 这 内部的 重置
电路 将 不 总是 重置 correctly therefore 一个 外部
(硬件) 重置 必须 是 执行 在之前 程序编制
这 chip
Programming
之后 resetting 这 chip 这 用户 能 程序 这 控制
用 也 一个 的 二 methods 模式 加载 仅有的 程序-
ming 或者 碎片 选择 进入 Programming
Initialization Period
Once 这 DP8420A21A22A 有 被 编写程序 为 这
第一 time 一个 60 ms initialization 时期 是 entered 在 这个
时间 这 DRC 执行 refreshes 至 这 DRAM 排列 所以
更远 warm 向上 循环 是 unnecessary 这 initialization
时期 是 entered 仅有的 之后 这 第一 程序编制 之后 一个
reset
Accessing Modes
之后 resetting 和 程序编制 这 chip 这
DP8420A21A22A 是 准备好 至 进入 这 DRAM 那里
是 二 模式 的 accessing 和 这些 controllers 模式 0
这个 indicates RAS
synchronously 和 模式 1 这个 indi-
cates RAS
asynchronously
Refresh Modes
这 DP8420A21A22A 有 expanded refresh 能力
对照的 至 previous DRAM controllers 那里 是 三
模式 的 refreshing available 内部的 自动 refresh-
ing Externally ControlledBurst Refreshing 和 Refresh re-
questAcknowledge Refreshing 任何 的 这些 模式 能
是 使用 一起 或者 separately 至 达到 这 desired re-
sults
Refresh Types
这些 控制者 有 三 类型 的 refreshing available
Conventional Staggered 和 错误 Scrubbing 任何 refresh
控制 模式 能 是 使用 和 任何 类型 的 refresh
Wait Support
这 DP8420A21A22A 有 wait 支持 有 作
DTACK
或者 WAIT 两个都 是 programmable DTACK 数据
转移 ACKnowledge 是 有用的 为 processors 谁的 wait
信号 是 起作用的 high WAIT
是 有用的 为 那些 processors
谁的 wait 信号 是 起作用的 low 这 用户 能 choose 也
在 programming 这些 信号 是 使用 用 这 在 碎片 arbi-
ter 至 insert wait states 至 保证 这 arbitration 在
accesses refreshes 和 precharge 两个都 信号 是 inde-
pendent 的 这 进入 模式 选择 和 两个都 信号 能
是 dynamically delayed 更远 通过 这 WAITIN
信号 至
这 DP8420A21A22A
Sequential Accesses (静态的 ColumnPage 模式)
这 DP8420A21A22A 有 地址 latches 使用 至
获得 这 bank 行 和 column 地址 inputs Once 这
地址 是 latched 一个 COLumn INCrement (colinc) 特性
能 是 使用 至 increment 这 column address 这 地址
latches 能 也 是 编写程序 至 是 下降 through COLINC
能 是 使用 为 Sequential Accesses 的 静态的 Column
DRAMs Also COLINC 在 conjunction 和 ECAS
输入 能
是 使用 为 Sequential Accesses 至 页 模式 DRAMs
RAS
和 CAS 配置 (字节 writing)
这 RAS 和 CAS 驱动器 能 是 配置 至 驱动 一个 one
二 或者 四 bank 记忆 排列 向上 至 32 位 在 width 这
ECAS
信号 能 然后 是 使用 至 选择 一个 的 四 CAS
驱动器 为 字节 Writing 和 非 extra logic
记忆 Interleaving
当 configuring 这 DP820A21A22A 为 更多 比 一个
bank 记忆 Interleaving 能 是 used 用 tying 这 低
顺序 地址 位 至 这 bank 选择 线条 B0 和 B1 se-
quential 后面的 至 后面的 accesses 将 不 是 delayed 自从
这些 控制者 有 独立的 precharge counters 每
bank
地址 Pipelining
这 DP8420A21A22A 是 有能力 的 performing 地址
Pipelining 在 地址 pipelining 这 DRC 将 保证 这
column 地址 支撑 时间 和 转变 这 内部的 多样的-
xor 至 放置 这 行 地址 在 这 地址 bus 在 这个
time 另一 记忆 进入 至 另一 bank 能 是 initiat-
ed
双 Accessing
Finally 这 DP8422A 有 所有 这 特性 先前 men-
tioned 和 不像 这 DP8420A21A 这 DP8422A 有 一个
第二 端口 至 准许 一个 第二 CPU 至 进入 这 一样
记忆 array 这 DP8422A 有 四 信号 至 支持
双 Accessing 这些 信号 是 AREQB
ATACKB 锁
和 GRANTB 所有 arbitration 为 这 二 端口 和 refresh 是
完毕 在 碎片 用 这 控制 通过 这 嵌入 的 wait
states 自从 这 DP8422A 有 仅有的 一个 输入 地址 bus
这 地址 线条 必须 是 多路复用 externally 这 信号
GRANTB 能 是 使用 为 这个 purpose
Terminology
这 下列的 explains 这 terminology 使用 在 这个 数据
sheet 这 条款 negated 和 asserted 是 used Asserted
谈及 至 一个 ‘‘true’’ signal Thus ‘‘ECAS0
asserted’’ 意思
这 ECAS0
输入 是 在 一个 逻辑 0 这 期 ‘‘COLINC assert-
ed’’ 意思 这 COLINC 输入 是 在 一个 逻辑 1 这 期 negat-
ed 谈及 至 一个 ‘‘false’’ signal Thus ‘‘ECAS0
negated’’
意思 这 ECAS0
输入 是 在 一个 逻辑 1 这 期 ‘‘COLINC
negated’’ 意思 这 输入 COLINC 是 在 一个 逻辑 0 这 表格
显示 在下 clarifies 这个 terminology
信号 Action 逻辑 水平的
起作用的 高 Asserted 高
起作用的 高 Negated 低
起作用的 低 Asserted 低
起作用的 低 Negated 高
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