DP8422AV-25_集成电路资料查询网

20 信号 描述
管脚 设备 (如果 不 Input
描述
名字 适用 至 所有) 输出
21 ADDRESS RW 和 程序编制 信号
R0–10 DP8422A I
行 ADDRESS
这些 输入 是 使用 至 具体说明 这 行 地址 在 一个 进入
至 这 DRAM 它们 是 也 使用 至 程序 这 碎片 当 ML
是 asserted (除了
R0–9 DP8420A21A I
r10)
C0–10 DP8422A I
COLUMN ADDRESS
这些 输入 是 使用 至 具体说明 这 column 地址 在 一个
进入 至 这 DRAM 它们 是 也 使用 至 程序 这 碎片 当 ML
是 asserted
C0–9 DP8420A21A I
(除了 c10)
B0 B1 I
BANK SELECT
取决于 在 programming 这些 输入 是 使用 至 选择 一个 组
的 RAS 和 CAS 输出 至 assert 在 一个 access 它们 是 也 使用 至 程序
这 碎片 当 ML
是 asserted
ECAS0–3 I
使能 CAS
这些 输入 是 使用 至 使能 一个 单独的 或者 组 的 CAS 输出
当 asserted 在 结合体 和 这 B0 B1 和 这 程序编制 bits 这些
输入 选择 这个 CAS
输出 或者 CAS 输出 将 assert 在 一个 access 这
ECAS
信号 能 也 是 使用 至 toggle 一个 组 的 CAS 输出 为 pagenibble
模式 accesses 它们 也 能 是 使用 为 字节 写 operations 如果 ECAS
0is
negated 在 programming continuing 至 assert 这 ECAS
0 当 negating AREQ
或者 AREQB 在 一个 access 将 导致 这 CAS 输出 至 是 扩展 当 这
RAS
输出 是 negated (这 ECASn 输入 有 非 效应 在 scrubbing
refreshes)
WIN I
写 使能 IN
这个 输入 是 使用 至 signify 一个 写 运作 至 这 DRAM 如果
ECAS
0 是 asserted 在 programming 这 我们 输出 将 follow 这个 input 这个
输入 asserted 将 也 导致 CAS
至 延迟 至 这 next 积极的 时钟 边缘 如果 地址
位 C9 是 asserted 在 programming
COLINC I
COLUMN INCREMENT
当 这 地址 latches 是 used 和 RFIP 是 negated
这个 输入 功能 作 COLINC Asserting 这个 信号 导致 这 column 地址 至
(extndrf) I
是 incremented 用 one 当 RFIP
是 asserted 这个 信号 是 使用 至 扩展 这
refresh 循环 用 任何 号码 的 时期 的 CLK 直到 它 是 negated
ML I
模式 LOAD
这个 输入 signal 当 low 使能 这 内部的 程序编制 寄存器
那 stores 这 程序编制 information
22 DRAM 控制 信号
Q0–10 DP8422A O
DRAM ADDRESS
这些 输出 是 这 多路复用 输出 的 这 R0–9 10 和
C0–9 10 和 表格 这 DRAM 地址 bus 这些 输出 包含 这 refresh
Q0–9 DP8421A O
地址 whenever RFIP
是 asserted 它们 包含 高 电容的 驱动器 和 20
X
Q0–8 DP8421A O
序列 damping resistors
RAS0–3 O
行 地址 STROBES
这些 输出 是 asserted 至 获得 这 行 地址
包含 在 这 输出 Q0–8 9 10 在 这 DRAM 当 RFIP
是 asserted 这
RAS
输出 是 使用 至 获得 这 refresh 行 地址 包含 在 这 Q0–8 9 10
输出 在 这 DRAM 这些 输出 包含 高 电容的 驱动器 和 20
X
序列
damping resistors
CAS0–3 O
COLUMN 地址 STROBES
这些 输出 是 asserted 至 获得 这 column
地址 包含 在 这 输出 Q0–8 9 10 在 这 DRAM 这些 输出 有
高 电容的 驱动器 和 20
X
序列 damping resistors
我们 O
写 使能
或者
REFRESH REQUEST
这个 输出 asserted specifies 一个 写
运作 至 这 DRAM 当 negated 这个 输出 specifies 一个 读 运作 至 这
(rfrq
)o
DRAM 当 这 DP8420A21A22A 是 编写程序 在 地址 pipelining 模式 或者
当 ECAS0 是 negated 在 programming 这个 输出 将 函数 作 RFRQ
当 asserted 这个 管脚 specifies 那 13
m
sor15
m
s 有 passed 如果 DISRFSH
是
negated 这 DP8420A21A22A 将 执行 一个 内部的 refresh 作 soon 作 possible
如果 DISRFRSH
是 asserted RFRQ 能 是 使用 至 externally 要求 一个 refresh 通过
这 输入 RFSH
 这个 输出 有 一个 高 电容的 驱动器 和 一个 20
X
序列 damping
resistor
5

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20 信号描述管脚设备 (如果不 Input 描述名字适用至所有) 输出 21 ADDRESS RW 和程序编制信号 R0–10 DP8422A I 行 ADDRESS 这些输入是使用至具体说明这行地址在一个进入至这 DRAM 它们是也使用至程序这碎片当 ML 是 asserted (除了 R0–9 DP8420A21A I r10) C0–10 DP8422A I COLUMN ADDRESS 这些输入是使用至具体说明这 column 地址在一个进入至这 DRAM 它们是也使用至程序这碎片当 ML 是 asserted C0–9 DP8420A21A I (除了 c10) B0 B1 I BANK SELECT 取决于在 programming 这些输入是使用至选择一个组的 RAS 和 CAS 输出至 assert 在一个 access 它们是也使用至程序这碎片当 ML 是 asserted ECAS0–3 I 使能 CAS 这些输入是使用至使能一个单独的或者组的 CAS 输出当 asserted 在结合体和这 B0 B1 和这程序编制 bits 这些输入选择这个 CAS 输出或者 CAS 输出将 assert 在一个 access 这 ECAS 信号能也是使用至 toggle 一个组的 CAS 输出为 pagenibble 模式 accesses 它们也能是使用为字节写 operations 如果 ECAS 0is negated 在 programming continuing 至 assert 这 ECAS 0 当 negating AREQ 或者 AREQB 在一个 access 将导致这 CAS 输出至是扩展当这 RAS 输出是 negated (这 ECASn 输入有非效应在 scrubbing refreshes) WIN I 写使能 IN 这个输入是使用至 signify 一个写运作至这 DRAM 如果 ECAS 0 是 asserted 在 programming 这我们输出将 follow 这个 input 这个输入 asserted 将也导致 CAS 至延迟至这 next 积极的时钟边缘如果地址位 C9 是 asserted 在 programming COLINC I COLUMN INCREMENT 当这地址 latches 是 used 和 RFIP 是 negated 这个输入功能作 COLINC Asserting 这个信号导致这 column 地址至 (extndrf) I 是 incremented 用 one 当 RFIP 是 asserted 这个信号是使用至扩展这 refresh 循环用任何号码的时期的 CLK 直到它是 negated ML I 模式 LOAD 这个输入 signal 当 low 使能这内部的程序编制寄存器那 stores 这程序编制 information 22 DRAM 控制信号 Q0–10 DP8422A O DRAM ADDRESS 这些输出是这多路复用输出的这 R0–9 10 和 C0–9 10 和表格这 DRAM 地址 bus 这些输出包含这 refresh Q0–9 DP8421A O 地址 whenever RFIP 是 asserted 它们包含高电容的驱动器和 20 X Q0–8 DP8421A O 序列 damping resistors RAS0–3 O 行地址 STROBES 这些输出是 asserted 至获得这行地址包含在这输出 Q0–8 9 10 在这 DRAM 当 RFIP 是 asserted 这 RAS 输出是使用至获得这 refresh 行地址包含在这 Q0–8 9 10 输出在这 DRAM 这些输出包含高电容的驱动器和 20 X 序列 damping resistors CAS0–3 O COLUMN 地址 STROBES 这些输出是 asserted 至获得这 column 地址包含在这输出 Q0–8 9 10 在这 DRAM 这些输出有高电容的驱动器和 20 X 序列 damping resistors 我们 O 写使能或者 REFRESH REQUEST 这个输出 asserted specifies 一个写运作至这 DRAM 当 negated 这个输出 specifies 一个读运作至这 (rfrq )o DRAM 当这 DP8420A21A22A 是编写程序在地址 pipelining 模式或者当 ECAS0 是 negated 在 programming 这个输出将函数作 RFRQ 当 asserted 这个管脚 specifies 那 13 m sor15 m s 有 passed 如果 DISRFSH 是 negated 这 DP8420A21A22A 将执行一个内部的 refresh 作 soon 作 possible 如果 DISRFRSH 是 asserted RFRQ 能是使用至 externally 要求一个 refresh 通过这输入 RFSH  这个输出有一个高电容的驱动器和一个 20 X 序列 damping resistor 5

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