DP8422AV-25_集成电路资料查询网

20 信号 描述
(持续)
管脚 设备 (如果 不 Input
描述
名字 适用 至 所有) 输出
25 端口 B 进入 信号
AREQB DP8422A I
端口 B 进入 REQUEST
这个 输入 asserted 将 获得 这 row column 和 bank
地址 如果 programmed 和 requests 一个 进入 至 引领 放置 为 端口 B 如果 这
仅有的
进入 能 引领 place RAS
将 assert immediately 如果 这 进入 有 至 是 delayed
RAS
将 assert 作 soon 作 可能 从 一个 积极的 边缘 的 CLK
ATACKB DP8422A O
先进的 转移 ACKNOWLEDGE 端口 B
这个 输出 是 asserted 当
这 进入 RAS
是 asserted 为 一个 端口 B access 这个 信号 能 是 使用 至 发生
仅有的
这 适合的 DTACK
或者 WAIT 类型 信号 为 端口 B’s CPU 或者 bus
26 一般 双 端口 信号
GRANTB DP8422A O
GRANT B
这个 输出 indicates 这个 端口 是 目前 准予 进入 至 这 DRAM
array 当 GRANTB 是 asserted 端口 B 有 进入 至 这 array 当 GRANTB 是
仅有的
negated 端口 一个 有 进入 至 这 DRAM array 这个 信号 是 使用 至 multiplex 这
信号 R0–8 9 10 C0–8 9 10 B0–1 WIN
 锁 和 ECAS0–3 至 这 DP8422A
当 使用 双 accessing
锁 DP8422A I
LOCK
这个 输入 能 是 使用 用 这 目前 准予 端口 至 ‘‘lock out’’ 这 其它
端口 从 这 DRAM 排列 用 inserting wait states 在 这 锁 输出 port’s 进入
仅有的
循环 直到 锁 是 negated
27 电源 信号 和 电容 输入
V
CC
I
POWER
供应 Voltage
地 I
GROUND
供应 电压 Reference
CAP I
CAPACITOR
这个 输入 是 使用 用 这 内部的 PLL 为 stabilization 这 值 的 这
陶瓷的 电容 应当 是 01
m
F 和 应当 是 连接 在 这个 输入 和
ground
28 时钟 输入
那里 是 二 时钟 输入 至 这 DP8420A21A22A CLK 和 DELCLK 这些 二 clocks 将 两个都 是 系 至 这 一样 时钟
input 或者 它们 将 是 二 独立的 clocks 运动 在 不同的 frequencies 异步的 至 各自 other
CLK I
系统 CLOCK
这个 输入 将 是 在 这 范围 的 0 Hz 向上 至 25 MHz 这个 输入 是
一般地 一个 常量 频率 但是 它 将 是 控制 externally 至 改变
发生率 或者 perhaps 是 stopped 为 一些 arbitrary 时期 的 time
这个 输入 提供 这 时钟 至 这 内部的 状态 机器 那 arbitrates 在
accesses 和 refreshes 这个 clock’s 积极的 edges 和 负的 水平 是 使用 至
扩展 这 WAIT
(dtack) signals Ths 时钟 是 也 使用 作 这 涉及 为 这
RAS
precharge 时间 和 RAS 低 时间 在 refresh
所有 端口 一个 和 端口 B accesses 是 assumed 至 是 同步的 至 这 系统 时钟
CLK
DELCLK I
延迟 线条 CLOCK
这 时钟 输入 DELCLK 将 是 在 这 范围 的 6 MHz 至
20 MHz 和 应当 是 一个 多样的 的 2 (ie 6 8 10 12 14 16 18 20 mhz) 至 有
这 DP8420A21A22A 切换 特性 hold 如果 DELCLK 是 不 一个 的 这
在之上 发生率 这 精度 的 这 内部的 延迟 线条 将 suffer 这个 是 因为
这 阶段 锁 循环 那 发生 这 延迟 线条 假设 一个 输入 时钟
频率 的 一个 多样的 的 2 MHz
为 example 如果 这 DELCLK 输入 是 在 7 MHz 和 我们 choose 一个 分隔 用 3 (程序
位 C0–2) 这个 将 生产 2333 MHz 这个 是 16667% 止 的 2 MHz Therefore 这
DP8420A21A22A 延迟 线条 将 生产 延迟 那 是 shorter (faster 延迟)
比 what 是 intended 如果 分隔 用 4 是 选择 这 延迟 线条 将 是 变长
(slower 延迟) 比 将 (175 MHz instead 的 2 mhz) (看 部分 10 为 更多
information)
这个 时钟 是 也 分隔 至 create 这 内部的 refresh clock
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20 信号描述 (持续) 管脚设备 (如果不 Input 描述名字适用至所有) 输出 25 端口 B 进入信号 AREQB DP8422A I 端口 B 进入 REQUEST 这个输入 asserted 将获得这 row column 和 bank 地址如果 programmed 和 requests 一个进入至引领放置为端口 B 如果这仅有的进入能引领 place RAS 将 assert immediately 如果这进入有至是 delayed RAS 将 assert 作 soon 作可能从一个积极的边缘的 CLK ATACKB DP8422A O 先进的转移 ACKNOWLEDGE 端口 B 这个输出是 asserted 当这进入 RAS 是 asserted 为一个端口 B access 这个信号能是使用至发生仅有的这适合的 DTACK 或者 WAIT 类型信号为端口 B’s CPU 或者 bus 26 一般双端口信号 GRANTB DP8422A O GRANT B 这个输出 indicates 这个端口是目前准予进入至这 DRAM array 当 GRANTB 是 asserted 端口 B 有进入至这 array 当 GRANTB 是仅有的 negated 端口一个有进入至这 DRAM array 这个信号是使用至 multiplex 这信号 R0–8 9 10 C0–8 9 10 B0–1 WIN  锁和 ECAS0–3 至这 DP8422A 当使用双 accessing 锁 DP8422A I LOCK 这个输入能是使用用这目前准予端口至 ‘‘lock out’’ 这其它端口从这 DRAM 排列用 inserting wait states 在这锁输出 port’s 进入仅有的循环直到锁是 negated 27 电源信号和电容输入 V CC I POWER 供应 Voltage 地 I GROUND 供应电压 Reference CAP I CAPACITOR 这个输入是使用用这内部的 PLL 为 stabilization 这值的这陶瓷的电容应当是 01 m F 和应当是连接在这个输入和 ground 28 时钟输入那里是二时钟输入至这 DP8420A21A22A CLK 和 DELCLK 这些二 clocks 将两个都是系至这一样时钟 input 或者它们将是二独立的 clocks 运动在不同的 frequencies 异步的至各自 other CLK I 系统 CLOCK 这个输入将是在这范围的 0 Hz 向上至 25 MHz 这个输入是一般地一个常量频率但是它将是控制 externally 至改变发生率或者 perhaps 是 stopped 为一些 arbitrary 时期的 time 这个输入提供这时钟至这内部的状态机器那 arbitrates 在 accesses 和 refreshes 这个 clock’s 积极的 edges 和负的水平是使用至扩展这 WAIT (dtack) signals Ths 时钟是也使用作这涉及为这 RAS precharge 时间和 RAS 低时间在 refresh 所有端口一个和端口 B accesses 是 assumed 至是同步的至这系统时钟 CLK DELCLK I 延迟线条 CLOCK 这时钟输入 DELCLK 将是在这范围的 6 MHz 至 20 MHz 和应当是一个多样的的 2 (ie 6 8 10 12 14 16 18 20 mhz) 至有这 DP8420A21A22A 切换特性 hold 如果 DELCLK 是不一个的这在之上发生率这精度的这内部的延迟线条将 suffer 这个是因为这阶段锁循环那发生这延迟线条假设一个输入时钟频率的一个多样的的 2 MHz 为 example 如果这 DELCLK 输入是在 7 MHz 和我们 choose 一个分隔用 3 (程序位 C0–2) 这个将生产 2333 MHz 这个是 16667% 止的 2 MHz Therefore 这 DP8420A21A22A 延迟线条将生产延迟那是 shorter (faster 延迟) 比 what 是 intended 如果分隔用 4 是选择这延迟线条将是变长 (slower 延迟) 比将 (175 MHz instead 的 2 mhz) (看部分 10 为更多 information) 这个时钟是也分隔至 create 这内部的 refresh clock 7

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